CN211627669U - 一种适用于ate测试的皮安级小电流测试电路 - Google Patents
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Abstract
本实用新型公开了一种适用于ATE测试的皮安级小电流测试电路，包括差分电压测试电路和等电势保护电路，差分电压测试电路包括第一运算放大器、串联电阻和待测芯片，第一运算放大器的正极输入端连接外部ATE差分电压测试设备的正极，负极输入端连接串联电阻的右端，第一运算放大器的输出端分别连接外部ATE差分电压测试设备的负极和串联电阻的左端，串联电阻的右端连接待测芯片；等电势保护电路包括第二运算放大器，第二运算放大器的正极输入端连接外部ATE差分电压测试设备的正极，负极输入端分别连接第二运算放大器的输出端和待测芯片。
Description
技术领域
本实用新型涉及测试电路领域，特别涉及一种适用于ATE测试的皮安级小电流测试电路。
背景技术
针对当前芯片的集成度越来越高，市场对于芯片的功耗要求也越来越高，从而对芯片漏电允许的量级也由纳安提高到了皮安。而当前市场主流的ATE测试设备均很难达到皮安级的测量精度。将所述皮安级小电流测试电路设计在ATE测试设备与待测芯片连接的Load Board上，可将当前ATE测试设备的电流测量精度由纳安级提高到皮安级。
实用新型内容
为了克服现有技术中的不足，本实用新型提供一种适用于ATE测试的皮安级小电流测试电路，解决现有技术中的ATE测试设备均很难达到皮安级的测量精度的问题。
为了达到上述实用新型目的，解决其技术问题所采用的技术方案如下：
一种适用于ATE测试的皮安级小电流测试电路，包括差分电压测试电路和等电势保护电路，其中：
所述差分电压测试电路包括第一运算放大器、串联电阻和待测芯片，所述第一运算放大器的正极输入端连接外部ATE差分电压测试设备的正极，负极输入端连接所述串联电阻的右端，所述第一运算放大器的输出端分别连接外部ATE差分电压测试设备的负极和所述串联电阻的左端，所述串联电阻的右端连接所述待测芯片；
所述等电势保护电路包括第二运算放大器，所述第二运算放大器的正极输入端连接外部ATE差分电压测试设备的正极，负极输入端分别连接所述第二运算放大器的输出端和所述待测芯片。
进一步的，所述串联电阻的阻值选择在百兆欧姆数量级。
优选的，所述串联电阻的阻值为100兆-200兆欧姆。
进一步的，所述串联电阻的右端电压值高于所述串联电阻的左端电压值。
进一步的，所述串联电阻上的负载电流与所述待测芯片的漏电流相同。
进一步的，所述待测芯片的漏电流为I＝U/R，其中，U为所述串联电阻的分压，R为所述串联电阻的阻值。
进一步的，所述第一运算放大器的正极输入端的输入电压为所述待测芯片管脚的测试电压。
进一步的，所述第一运算放大器的正极输入端和负极输入端的输入电压相同。
进一步的，所述第二运算放大器的正极输入端的输入电压为所述待测芯片管脚的测试电压。
进一步的，所述第二运算放大器的正极输入端和负极输入端的输入电压相同。
本实用新型由于采用以上技术方案，使之与现有技术相比，具有以下的优点和积极效果：
本实用新型一种适用于ATE测试的皮安级小电流测试电路，将所述皮安级小电流测试电路设计在ATE测试设备与待测芯片连接的Load Board上，可将当前ATE测试设备的电流测量精度由纳安级提高到皮安级。由于印刷电路板的介质基板实际情况下并不能保证完全绝缘，因此在皮安级电流测试时需要考虑该部分漏电，本实用新型采用等电势电压线将待测芯片管脚测量电路完全包围且测试孔或SMA测试接头外围原本接地部分也需接等电势线的方案，可保证整条测试链路均在等电势下，从而保证其受PCB物理漏电的影响尽可能的小。
附图说明
为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图中：
图1是本实用新型皮安级电流测试电路示意图；
图2是本实用新型等电势保护电路Load Board设计图。
【主要符号标记】
1-第一运算放大器；
2-串联电阻；
3-待测芯片；
4-第二运算放大器。
具体实施方式
以下将结合本实用新型的附图，对本实用新型实施例中的技术方案进行清楚、完整的描述和讨论，显然，这里所描述的仅仅是本实用新型的一部分实例，并不是全部的实例，基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型的保护范围。
如图1所示，本实施例公开了一种适用于ATE(Automatic Test Equipment)测试的皮安级小电流测试电路，包括差分电压测试电路和等电势保护电路，其中：
所述差分电压测试电路包括第一运算放大器1、串联电阻2和待测芯片3，所述第一运算放大器1的正极输入端连接外部ATE差分电压测试设备的正极，负极输入端连接所述串联电阻2的右端(可保证待测芯片3端口的测试电压准确，此也是为何第一运算放大器1和第二运算放大器4的正极输入电压要设置为待测芯片3管脚的测试电压的原因)，所述第一运算放大器1的输出端分别连接外部ATE差分电压测试设备的负极和所述串联电阻2的左端，所述串联电阻2的右端连接所述待测芯片3；
所述等电势保护电路包括第二运算放大器4，所述第二运算放大器4的正极输入端连接外部ATE差分电压测试设备的正极，负极输入端分别连接所述第二运算放大器4的输出端和所述待测芯片3。
本实施例中，根据虚短原理(“虚短”是指在理想情况下，两个输入端的电位相等，就好像两个输入端短接在一起，但事实上并没有短接，称为“虚短”)可知，只需将ATE差分电压测量的正极测量点放在输入端即可，负极测量点放在电阻的左端即可。
进一步的，由于待测电流为皮安级，所述串联电阻2的阻值选择在百兆欧姆数量级。优选的，所述串联电阻2的阻值为100兆-200兆欧姆。
进一步的，测量串联电阻2上的实际分压，根据电流的方向可知，所述串联电阻2的右端电压值高于所述串联电阻2的左端电压值。
进一步的，由于电路中串联电阻2与待测芯片3为串联关系，所述串联电阻2上的负载电流与所述待测芯片3的漏电流相同。
进一步的，待测芯片3的实际漏电由直接测量漏电电流转换为测量串联电阻2的分压，具体的，所述待测芯片3的漏电流为I＝U/R，其中，U为所述串联电阻2的分压，R为所述串联电阻2的阻值。
进一步的，等电势保护电路的第二运算放大器4正极输入端与差分电压测量电路的第一运算放大器1输入端采用相同的输入电压资源，具体的，所述第一运算放大器1的正极输入端的输入电压为所述待测芯片3管脚的测试电压，所述第二运算放大器4的正极输入端的输入电压为所述待测芯片3管脚的测试电压。
进一步的，根据运算放大电路的虚短原理可知，所述第一运算放大器1的正极输入端和负极输入端的输入电压相同。与此同时，所述第二运算放大器4的正极输入端和负极输入端的输入电压相同。
如图2所示，等电势电压线将待测芯片3管脚测量电路完全包围，可保证整条测试链路均在等电势下，从而保证其受PCB物理漏电的影响尽可能的小。
进一步的，如图2所示，等电势电压线除将待测芯片3管脚测量电路完全包围外，测试孔或SMA测试接头外围原本接地部分也需接等电势线。
以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种适用于ATE测试的皮安级小电流测试电路，其特征在于，包括差分电压测试电路和等电势保护电路，其中：
所述差分电压测试电路包括第一运算放大器、串联电阻和待测芯片，所述第一运算放大器的正极输入端连接外部ATE差分电压测试设备的正极，负极输入端连接所述串联电阻的右端，所述第一运算放大器的输出端分别连接外部ATE差分电压测试设备的负极和所述串联电阻的左端，所述串联电阻的右端连接所述待测芯片；
所述等电势保护电路包括第二运算放大器，所述第二运算放大器的正极输入端连接外部ATE差分电压测试设备的正极，负极输入端分别连接所述第二运算放大器的输出端和所述待测芯片。
2.根据权利要求1所述的一种适用于ATE测试的皮安级小电流测试电路，其特征在于，所述串联电阻的阻值选择在百兆欧姆数量级。
3.根据权利要求2所述的一种适用于ATE测试的皮安级小电流测试电路，其特征在于，所述串联电阻的阻值为100兆-200兆欧姆。
4.根据权利要求1所述的一种适用于ATE测试的皮安级小电流测试电路，其特征在于，所述串联电阻的右端电压值高于所述串联电阻的左端电压值。
5.根据权利要求1所述的一种适用于ATE测试的皮安级小电流测试电路，其特征在于，所述串联电阻上的负载电流与所述待测芯片的漏电流相同。
6.根据权利要求5所述的一种适用于ATE测试的皮安级小电流测试电路，其特征在于，所述待测芯片的漏电流为I＝U/R，其中，U为所述串联电阻的分压，R为所述串联电阻的阻值。
7.根据权利要求1所述的一种适用于ATE测试的皮安级小电流测试电路，其特征在于，所述第一运算放大器的正极输入端的输入电压为所述待测芯片管脚的测试电压。
8.根据权利要求1所述的一种适用于ATE测试的皮安级小电流测试电路，其特征在于，所述第一运算放大器的正极输入端和负极输入端的输入电压相同。
9.根据权利要求1所述的一种适用于ATE测试的皮安级小电流测试电路，其特征在于，所述第二运算放大器的正极输入端的输入电压为所述待测芯片管脚的测试电压。
10.根据权利要求1所述的一种适用于ATE测试的皮安级小电流测试电路，其特征在于，所述第二运算放大器的正极输入端和负极输入端的输入电压相同。
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