CN211478551U - 一种电路和电子设备 - Google Patents
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Abstract
本实用新型提供一种电路和电子设备，电路包括N个GPIO端口电路，每个GPIO端口电路分别包括：检测端口；包括串联的第一上拉电阻和第一开关的第一上拉模块；包括串联的第一下拉电阻和第二开关的第一下拉模块，第一下拉模块的第一端与检测端口连接，第一下拉模块的第二端接地；包括串联的第二下拉电阻和第三开关的第二下拉模块；N为大于或等于1的整数，N个GPIO端口电路中的至少一个GPIO端口电路中的检测端口上连接有包括串联的第二上拉电阻和第四开关的第二上拉模块。通过开关调节不同电阻连接或未连接，两次读取同一检测端口的电平来识别状态，能够识别更多的状态，识别更多的版本号，有利于处理系统的小型化。
Description
技术领域
本实用新型涉及通信领域，具体涉及一种电路和电子设备。
背景技术
在电子产品的开发中，比如手机、可穿戴设备等消费类电子产品，一般都需要经历几个阶段产品才能达到设计目标，为了最大化共用PCBA(Printed Circuit Board+Assembly)，常需要通过数字I/O(Input/Output，输入/输出)的状态组合来识别不同的PCBA版本号，以实现不同阶段、不同需求的PCBA兼容。如图1所示，AP处理器(ApplicationProcessor，应用处理器)6的数字GPIO端口5内部有上拉电阻1和下拉电阻2，上拉电阻1与电源4连接，内部的下拉电阻2和外部的下拉电阻3分别接地，通过配置GPIO(General PurposeInput Output，通用输入/输出口)内部上拉电阻输入以及GPIO外部下拉电阻连接或未连接的方式，读取一次GPIO的状态高电平(1)或者低电平(0)，这样可以做2种状态识别，读取图1中3个GPIO端口组合可以做8种状态识别。随着5G和物联网技术的普及，可穿戴设备的种类越来越多，越来越小型化，PCB(Printed Circuit Board，印制电路板)板的空间越来越小，AP处理器设计也越来越小型化，功能越来越多，需要的GPIO又越来越多这样导致AP处理器能提供用来版本号识别的GPIO端口越来越少，如采用现有的技术方式设计，一个GPIO端口可以做出的状态识别有限，难以满足版本号区分的设计需求。
实用新型内容
有鉴于此，本实用新型提供一种电路，用以解决利用现有的GPIO端口识别的状态少，难以满足处理器的版本号区分的设计需求，不利于处理器的小型化。
为解决上述技术问题，本实用新型采用以下技术方案：
第一方面，根据本实用新型实施例的电路，包括N个GPIO端口电路，每个GPIO端口电路分别包括：
检测端口；
第一上拉模块，所述第一上拉模块中包括串联的第一上拉电阻和第一开关，所述第一上拉模块的第一端与所述检测端口连接；
第一下拉模块，所述第一下拉模块中包括串联的第一下拉电阻和第二开关，所述第一下拉模块的第一端与所述检测端口连接，所述第一下拉模块的第二端接地；
第二下拉模块，所述第二下拉模块中包括串联的第二下拉电阻和第三开关，所述第二下拉模块的第一端与所述检测端口连接，所述第二下拉模块的第二端接地；
其中，N为大于或等于1的整数，N个GPIO端口电路中的至少一个GPIO端口电路中的所述检测端口上连接有第二上拉模块，所述第二上拉模块中包括串联的第二上拉电阻和第四开关，所述第二上拉模块的第一端与所述检测端口连接，所述第一上拉模块的第二端或者所述第二上拉模块的第二端与电源连接；
所述第一上拉电阻的电阻值与所述第二上拉电阻和所述第二下拉电阻的电阻值不相等，所述第一下拉电阻的电阻值与所述第二上拉电阻和所述第二下拉电阻的电阻值不相等。
其中，所述电路包括多个所述GPIO端口电路，每个所述GPIO端口电路中的所述检测端口上分别连接有所述第二上拉模块。
其中，所述第一上拉电阻的电阻值大于所述第二上拉电阻和所述第二下拉电阻的电阻值，所述第一下拉电阻的电阻值大于所述第二上拉电阻和所述第二下拉电阻的电阻值。
其中，所述第一上拉电阻的电阻值等于所述第一下拉电阻的电阻值，所述第二上拉电阻的电阻值等于所述第二下拉电阻的电阻值。
其中，所述第一上拉电阻和所述第一下拉电阻的电阻值分别为50-100kΩ，所述第二上拉电阻和所述第二下拉电阻的电阻值分别为0.1-5kΩ。
其中，所述第二上拉电阻和所述第二下拉电阻的电阻值分别为1kΩ。
其中，所述电路还包括：
处理器，所述检测端口设在所述处理器上，所述第一上拉模块和所述第一下拉模块设置在所述处理器的内部。
其中，所述第二上拉模块和所述第二下拉模块设置在所述处理器的外部。
其中，所述电路还包括：
读取器，所述读取器与所述检测端口连接以读取所述检测端口位置的电平。
第二方面，根据本实用新型实施例的电子设备包括上述实施例的电路。
本实用新型的上述技术方案的有益效果如下：
根据本实用新型实施例的电路，每个GPIO端口电路分别包括检测端口，第一上拉模块中包括串联的第一上拉电阻和第一开关，第一上拉模块的第一端与检测端口连接，第一下拉模块中包括串联的第一下拉电阻和第二开关，第一下拉模块的第一端与检测端口连接，第一下拉模块的第二端接地，第二下拉模块中包括串联的第二下拉电阻和第三开关，第二下拉模块的第一端与检测端口连接，第二下拉模块的第二端接地，至少一个GPIO端口电路中的检测端口上连接有第二上拉模块，第二上拉模块中包括串联的第二上拉电阻和第四开关，第二上拉模块的第一端与检测端口连接，第一上拉模块的第二端或者第二上拉模块的第二端与电源连接。通过控制开关调节第一上拉电阻、第一下拉电阻、第二上拉电阻或第二下拉电阻连接或未连接以形成不同配置的线路，分别两次读取不同配置线路时同一检测端口的电平来识别状态，一个检测端口能够实现3种状态识别，在检测端口的数量相同条件下能够识别更多的状态，将电路应用在处理系统设计中，可以有效的节约处理系统的检测端口，识别更多的版本号，有利于处理系统的小型化。
附图说明
图1为现有处理器上的一个GPIO端口电路示意图；
图2为本实用新型实施例的电路的一个连接示意图；
图3a为本实用新型实施例的电路中第一上拉电阻和第二上拉电阻与检测端口连通的一个示意图；
图3b为本实用新型实施例的电路中第一下拉电阻和第二上拉电阻与检测端口连通的一个示意图；
图4a为本实用新型实施例的电路中第一上拉电阻和第二下拉电阻与检测端口连通的一个示意图；
图4b为本实用新型实施例的电路中第一下拉电阻和第二下拉电阻与检测端口连通的一个示意图；
图5a为本实用新型实施例的电路中第一上拉电阻与检测端口连通的一个示意图；
图5b为本实用新型实施例的电路中第一下拉电阻与检测端口连通的一个示意图。
附图标记
检测端口10；
第一上拉模块20；第一开关21；第一上拉电阻22；
第一下拉模块30；第二开关31；第一下拉电阻32；
第二下拉模块40；第三开关41；第二下拉电阻42；
第二上拉模块50；第四开关51；第二上拉电阻52；
处理器70。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例的附图，对本实用新型实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于所描述的本实用新型的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本实用新型保护的范围。
下面首先结合附图具体描述根据本实用新型实施例的电路。
如图2所示，根据本实用新型实施例的电路包括N个GPIO端口电路，每个GPIO端口电路分别包括检测端口10、第一上拉模块20、第一下拉模块30、第二下拉模块40，第一上拉模块20中包括串联的第一上拉电阻22和第一开关21，第一上拉模块20的第一端与检测端口10连接，第一下拉模块30中包括串联的第一下拉电阻32和第二开关31，第一下拉模块30的第一端与检测端口10连接，第一下拉模块30的第二端接地，第二下拉模块40中包括串联的第二下拉电阻42和第三开关41，第二下拉模块40的第一端与检测端口10连接，第二下拉模块40的第二端接地；其中，N为大于或等于1的整数，N个GPIO端口电路中的至少一个GPIO端口电路中的检测端口10上连接有第二上拉模块50，第二上拉模块50中包括串联的第二上拉电阻52和第四开关51，第二上拉模块50的第一端与检测端口10连接，第一上拉模块20的第二端或者第二上拉模块50的第二端与电源60连接，第一上拉电阻22的电阻值与第二上拉电阻52和第二下拉电阻42的电阻值不相等，第一下拉电阻32的电阻值与第二上拉电阻52和第二下拉电阻42的电阻值不相等。
也就是说，电路可以包括N个GPIO端口电路，N为大于或等于1的整数，每个GPIO端口电路可以分别包括检测端口10、第一上拉模块20、第一下拉模块30、第二下拉模块40，第一上拉模块20中可以包括串联连接的第一上拉电阻22和第一开关21，第一上拉模块20的第一端与检测端口10连接，通过第一开关21控制第一上拉模块20的第二端与检测端口10的导通或断开；第一下拉模块30中可以包括串联的第一下拉电阻32和第二开关31，第一下拉模块30的第一端与检测端口10连接，第一下拉模块30的第二端接地，通过第二开关31控制第一下拉模块30的第二端与检测端口10的导通或断开；第二下拉模块40中可以包括串联的第二下拉电阻42和第三开关41，第二下拉模块40的第一端与检测端口10连接，第二下拉模块40的第二端接地，通过第三开关41可以控制第二下拉模块40的第二端与检测端口10的导通或断开。
N个GPIO端口电路中的一个或多个GPIO端口电路中的检测端口10上连接有第二上拉模块50，第二上拉模块50中可以包括串联的第二上拉电阻52和第四开关51，第二上拉模块50的第一端与检测端口10连接，通过第四开关51控制第二上拉模块50的第二端与检测端口10的导通或断开，第一上拉模块20的第二端或者第二上拉模块50的第二端可以与电源60连接，当第二上拉模块50的第二端与电源60连接时，通过第四开关51可以控制电源60与检测端口10导通或断开，当第一上拉模块20的第二端与电源60连接时，通过控制第一开关21的导通或断开来实现电源60与检测端口10的导通或断开。第一上拉电阻22的电阻值与第二上拉电阻52和第二下拉电阻42的电阻值不相等，第一下拉电阻32的电阻值与第二上拉电阻52和第二下拉电阻42的电阻值不相等，比如，第一上拉电阻22的电阻值大于第二上拉电阻52和第二下拉电阻42的电阻值，第一下拉电阻32的电阻值大于第二上拉电阻52和第二下拉电阻42的电阻值，以便于能够准确地读取检测端口10的电平。
通过不同模块上的开关来控制第一上拉电阻、第一下拉电阻、第二上拉电阻或第二下拉电阻连接或未连接以形成不同配置的线路，分别两次读取不同配置线路时同一检测端口的电平来识别状态，一个检测端口能够实现3种状态识别，在检测端口的数量相同条件下能够识别更多的状态，将电路应用在处理系统(比如处理器)设计中，可以有效的节约处理系统的检测端口，识别更多的版本号，有利于处理系统的小型化，将电路应用在电子设备上也有利于电子设备的小型化。
在本实用新型的一些实施例中，电路可以包括多个GPIO端口电路，每个GPIO端口电路中的检测端口10上可以分别连接有第二上拉模块50，比如，电路可以包括3个GPIO端口电路，每个GPIO端口电路中的检测端口10上分别连接有第二上拉模块50，通过一个检测端口10能够实现3种状态识别，3个检测端口10能够实现27种状态识别，而利用现有电路的检测端口，每个检测端口只能实现2种状态识别，3个检测端口10能够实现8种状态识别，可见，本实用新型中的电路在检测端口的数量相同条件下能够识别更多的状态。
在本实用新型的一些实施例中，第一上拉电阻22的电阻值大于第二上拉电阻52和第二下拉电阻42的电阻值，第一下拉电阻32的电阻值大于第二上拉电阻52和第二下拉电阻42的电阻值。可选地，第一上拉电阻22的电阻值等于第一下拉电阻32的电阻值，第二上拉电阻52的电阻值等于第二下拉电阻42的电阻值，第一上拉电阻22和第一下拉电阻32的电阻值可以远大于第二上拉电阻52和第二下拉电阻42的电阻值，以便准确灵敏地识别检测端口10位置的电平。实际应用过程中，第一上拉电阻22和第一下拉电阻32的电阻值可以分别为50-100kΩ(比如100kΩ)，使得通过第一上拉电阻22和第一下拉电阻32的电流不过大，第二上拉电阻52和第二下拉电阻42的电阻值可以分别为0.1-5kΩ(比如1kΩ)，能够准确地识别检测端口位置的高电平。
根据一些实施例，电路还可以包括处理器70，处理器70可以为AP处理器，检测端口10可以设在处理器70上，检测端口10可以闲置，第一上拉模块20和第一下拉模块30可以设置在处理器70的内部，第二上拉模块50和第二下拉模块40可以设置在处理器70的外部，第二上拉模块50和第二下拉模块40也可以根据实际需要设置在处理器70内部，可以通过检测端口10来识别处理器的版本号，利用较少的检测端口10能够识别更多的版本号，有利于处理器的小型化。
根据另一些实施例，电路还可以包括读取器，读取器可以与检测端口10连接以读取检测端口10位置的电平，读取器可以通过两次读取检测端口10位置的电平来识别处理器的版本号，能够利用较少的检测端口10能够识别更多的版本号。
为了更清楚地对本实用新型的实施例进一步说明，下面结合一些具体实施例对一个GPIO端口电路进行说明。
如图3a所示，第一开关21和第四开关51导通，第二开关31和第三开关41断开，第一上拉电阻22和第一下拉电阻32的电阻值分别为50-100kΩ，第二上拉电阻52和第二下拉电阻42的电阻值分别为1kΩ，第二上拉模块50的第二端可以与电源60连通，第一上拉模块20的第二端与电源61断开，读取检测端口10位置的电平，检测端口10位置的电平为高电平(1)；如图3b所示，第二开关31和第四开关51导通，第一开关21和第三开关41断开，第一上拉电阻22和第一下拉电阻32的电阻值分别为50-100kΩ，第二上拉电阻52和第二下拉电阻42的电阻值分别为1kΩ，第二上拉模块50的第二端可以与电源60连通，第一上拉模块20的第二端与电源61断开，再次读取检测端口10位置的电平，检测端口10位置的电平为高电平(1)，两次读取后检测端口10位置的电平状态为(1)(1)。
如图4a所示，第一开关21和第三开关41导通，第二开关31和第四开关51断开，第一上拉电阻22和第一下拉电阻32的电阻值分别为50-100kΩ，第二上拉电阻52和第二下拉电阻42的电阻值分别为1kΩ，第一上拉模块20的第二端与电源61连通，第二上拉模块50的第二端与电源60断开，读取检测端口10位置的电平，检测端口10位置的电平为低电平(0)；如图4b所示，第二开关31和第三开关41导通，第一开关21和第四开关51断开，第一上拉电阻22和第一下拉电阻32的电阻值分别为50-100kΩ，第二上拉电阻52和第二下拉电阻42的电阻值分别为1kΩ，读取检测端口10位置的电平，检测端口10位置的电平为低电平(0)，两次读取后检测端口10位置的电平状态为(0)(0)。
如图5a所示，第一开关21导通，第二开关31、第三开关41和第四开关51断开，第一上拉电阻22和第一下拉电阻32的电阻值分别为50-100kΩ，第二上拉电阻52和第二下拉电阻42的电阻值分别为1kΩ，第一上拉模块20的第二端与电源61连通，读取检测端口10位置的电平，检测端口10位置的电平为高电平(1)；如图5b所示，第二开关31导通，第一开关21、第三开关41和第四开关51断开，第一上拉电阻22和第一下拉电阻32的电阻值分别为50-100kΩ，第二上拉电阻52和第二下拉电阻42的电阻值分别为1kΩ，读取检测端口10位置的电平，检测端口10位置的电平为低电平(0)，两次读取后检测端口10位置的电平状态为(1)(0)。
通过不同模块上的开关来控制第一上拉电阻22、第一下拉电阻32、第二上拉电阻52或第二下拉电阻42连接或未连接以形成不同的线路，分别两次读取不同线路时同一检测端口10的电平来识别状态，一个检测端口能够实现电平状态(1)(1)、(0)(0)和(1)(0)3种状态的识别，N个检测端口10能够实现3N种状态的识别，N为大于或等于1的整数，如图1中的现有的一个检测端口只能实现2N种状态的识别，本实用新型实施例中的电路在检测端口的数量相同条件下能够识别更多的状态，将电路应用在处理系统(比如处理器)设计中，可以有效的节约处理系统的检测端口，特别是在可穿戴设备中，处理系统的检测端口资源越来越紧张的趋势下，可以有效的解决检测端口不够用的矛盾，识别更多的版本号，有利于处理系统的小型化，将电路应用在电子设备上也有利于电子设备的小型化。
本实用新型实施例还提供一种电子设备，电子设备可以包括上述实施例所述的电路。具有上述实施例电路的电子设备能够通过检测端口识别出更多的版本号，有利于电子设备的小型化。
除非另作定义，本实用新型中使用的技术术语或者科学术语应当为本实用新型所属领域内具有一般技能的人士所理解的通常意义。本实用新型中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (10)
1.一种电路，其特征在于，包括N个GPIO端口电路，每个GPIO端口电路分别包括：
检测端口；
第一上拉模块，所述第一上拉模块中包括串联的第一上拉电阻和第一开关，所述第一上拉模块的第一端与所述检测端口连接；
第一下拉模块，所述第一下拉模块中包括串联的第一下拉电阻和第二开关，所述第一下拉模块的第一端与所述检测端口连接，所述第一下拉模块的第二端接地；
第二下拉模块，所述第二下拉模块中包括串联的第二下拉电阻和第三开关，所述第二下拉模块的第一端与所述检测端口连接，所述第二下拉模块的第二端接地；
其中，N为大于或等于1的整数，N个GPIO端口电路中的至少一个GPIO端口电路中的所述检测端口上连接有第二上拉模块，所述第二上拉模块中包括串联的第二上拉电阻和第四开关，所述第二上拉模块的第一端与所述检测端口连接，所述第一上拉模块的第二端或者所述第二上拉模块的第二端与电源连接；
所述第一上拉电阻的电阻值与所述第二上拉电阻和所述第二下拉电阻的电阻值不相等，所述第一下拉电阻的电阻值与所述第二上拉电阻和所述第二下拉电阻的电阻值不相等。
2.根据权利要求1所述的电路，其特征在于，所述电路包括多个所述GPIO端口电路，每个所述GPIO端口电路中的所述检测端口上分别连接有所述第二上拉模块。
3.根据权利要求1所述的电路，其特征在于，所述第一上拉电阻的电阻值大于所述第二上拉电阻和所述第二下拉电阻的电阻值，所述第一下拉电阻的电阻值大于所述第二上拉电阻和所述第二下拉电阻的电阻值。
4.根据权利要求1所述的电路，其特征在于，所述第一上拉电阻的电阻值等于所述第一下拉电阻的电阻值，所述第二上拉电阻的电阻值等于所述第二下拉电阻的电阻值。
5.根据权利要求1所述的电路，其特征在于，所述第一上拉电阻和所述第一下拉电阻的电阻值分别为50-100kΩ，所述第二上拉电阻和所述第二下拉电阻的电阻值分别为0.1-5kΩ。
6.根据权利要求5所述的电路，其特征在于，所述第二上拉电阻和所述第二下拉电阻的电阻值分别为1kΩ。
7.根据权利要求1所述的电路，其特征在于，还包括：
处理器，所述检测端口设在所述处理器上，所述第一上拉模块和所述第一下拉模块设置在所述处理器的内部。
8.根据权利要求7所述的电路，其特征在于，所述第二上拉模块和所述第二下拉模块设置在所述处理器的外部。
9.根据权利要求1所述的电路，其特征在于，还包括：
读取器，所述读取器与所述检测端口连接以读取所述检测端口位置的电平。
10.一种电子设备，其特征在于，包括如权利要求1-9中任一项所述的电路。
Priority Applications (1)
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|---|---|---|---|
| CN202020033179.1U CN211478551U (zh) | 2020-01-08 | 2020-01-08 | 一种电路和电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202020033179.1U CN211478551U (zh) | 2020-01-08 | 2020-01-08 | 一种电路和电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN211478551U true CN211478551U (zh) | 2020-09-11 |
Family
ID=72360016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202020033179.1U Active CN211478551U (zh) | 2020-01-08 | 2020-01-08 | 一种电路和电子设备 |
Country Status (1)
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| CN (1) | CN211478551U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114519027A (zh) * | 2022-02-21 | 2022-05-20 | 上海矽翊微电子有限公司 | 一种自适应通讯接口、通讯协议自动识别方法及电子器件 |
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2020
- 2020-01-08 CN CN202020033179.1U patent/CN211478551U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114519027A (zh) * | 2022-02-21 | 2022-05-20 | 上海矽翊微电子有限公司 | 一种自适应通讯接口、通讯协议自动识别方法及电子器件 |
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