CN211378008U - 电平移位电路 - Google Patents

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Abstract

提供了一种电平移位电路，包括多个p型金属氧化物半导体(PMOS)器件和多个n型金属氧化物半导体(NMOS)器件，该电平移位电路可以用于使输入电压信号在具有低电压电平的低电压域与具有高电压电平的高电压域之间进行电平移位，以获得在输出节点处具有输出电压电平的输出电压信号。受电流控制的联接电路可以连接在输出节点与输出电压电平之间，以传导电流，该电流使电平移位电路的输出节点在电平移位电路的上电序列期间处于预限定的逻辑状态。因此，在上电序列期间避免寄生、非确定性输出电平。

Description

电平移位电路
技术领域
本说明书涉及电平移位电路。
背景技术
电平移位电路用于在低电压域与高电压域之间转变逻辑信号。例如，电平移位电路用于将第一电压域中的逻辑低(或高)转变为第二电压域中的逻辑低(或高)。在电平移位电路的正常操作期间，第一电压和第二电压都导通、上电和稳定。
然而，在电平移位电路的上电序列期间，第一电压和第二电压中的至少一者可能尚未导通，或者可能处于斜升状态。在此类情况期间，电平移位电路的输出可能是非确定性的。因此，连接到电平移位电路的输出的任何电路可能接收寄生输入，这可能会导致此类电路的不可预测或不正确的操作。
实用新型内容
本实用新型所要解决的技术问题是：在电平移位电路的上电序列期间，在第一电压和第二电压中的至少一者可能尚未导通，或者可能处于斜升状态的情况下，电平移位电路的输出可能是非确定性的，并且因此连接到电平移位电路的输出的任何电路可能接收寄生输入，这可能会导致此类电路的不可预测或不正确的操作。
根据一个大体方面，包括多个p型金属氧化物半导体(PMOS)器件和多个n型金属氧化物半导体(NMOS)器件的电平移位电路可以用于使输入电压信号在具有低电压电平的低电压域与具有高电压电平的高电压域之间进行电平移位，以获得在输出节点处具有输出电压电平的输出电压信号。受电流控制的联接电路可以连接在输出节点与输出电压电平之间，以传导电流，该电流使电平移位电路的输出节点在电平移位电路的上电序列期间处于预限定的逻辑状态。
根据另一个大体方面，一种电平移位电路包括：多个p型金属氧化物半导体(PMOS)器件和多个n型金属氧化物半导体(NMOS)器件，所述多个PMOS器件和所述多个NMOS器件被布置为和被配置为使输入电压信号从具有低电压电平的低电压域电平移位到具有高电压电平的高电压域，以获得在输出节点处具有输出电压电平的输出电压信号；和受电流控制的联接电路，所述受电流控制的联接电路连接在所述输出节点与所述输出电压电平之间并包括联接晶体管，所述联接晶体管被配置为传导亚阈值电流，所述亚阈值电流使所述电平移位电路的所述输出节点在所述电平移位电路的上电序列期间处于预限定的逻辑状态，在所述上电序列中，在达到所述低电压电平之前所述高电压电平变成至少部分地可用。
根据又一个大体方面，一种电平移位电路包括：多个p型金属氧化物半导体(PMOS)器件和多个n型金属氧化物半导体(NMOS)器件，所述多个PMOS器件和所述多个NMOS器件被布置为和被配置为在所述电平移位电路的操作区域期间使输入电压信号从具有低电压电平的低电压域电平移位到具有高电压电平的高电压域，所述操作区域在所述低电压域和所述高电压域的上电序列之后发生，在所述上电序列中，在达到所述低电压电平之前所述高电压电平变成至少部分地可用；和受电流控制的联接电路，所述受电流控制的联接电路连接到所述电平移位电路的输出节点并由所述高电压电平的在所述上电序列期间可用的一部分偏置，以传导亚阈值电流，所述亚阈值电流在所述高电压电平在所述上电序列期间增大时并且直到达到所述低电压电平时将所述输出节点联接到所述高电压电平。
根据本实用新型的技术方案具有如下技术效果：电平移位电路包括在上电序列期间可操作且有效的电路(接高或接低电路和/或争用移除电路)以在上电序列期间提供确定性输出(例如，预限定的逻辑状态)，但是一旦上电序列完成并达到正常操作状态，就对电平移位电路的影响最小或没有影响。以此方式，没有必要向电平移位电路提供附加/外部控制或使能信号，以便在上电序列期间获得确定性输出。例如，此类确定性输出可以包括预限定的逻辑状态“逻辑高”(或“1”)，或另选地，“逻辑低”(或“0”)。此外，与用于管理电平移位电路中的上电序列的其他技术相比，在正常操作状态期间的功耗减少。
一个或多个实施方式的细节在附图和以下描述中阐明。其他特征将从说明书和附图中以及从权利要求书中显而易见。
附图说明
图1是在上电序列期间具有确定性输出的电平移位电路的电路图。
图2是在图1的电平移位电路中使用的栅极偏置控制电路的第一示例。
图3是在图1的电平移位电路中使用的栅极偏置控制电路的第二示例。
图4是图1的电路的更详细的示例。
图5是图4的电路的更详细的示例。
具体实施方式
在本文所述的各种示例及其变型中，电平移位电路包括在上电序列期间可操作且有效的电路(接高或接低电路和/或争用移除电路)以在上电序列期间提供确定性输出(例如，预限定的逻辑状态)，但是一旦上电序列完成并达到正常操作状态，就对电平移位电路的影响最小或没有影响。
以此方式，没有必要向电平移位电路提供附加/外部控制或使能信号，以便在上电序列期间获得确定性输出。例如，此类确定性输出可以包括预限定的逻辑状态“逻辑高”(或“1”)，或另选地，“逻辑低”(或“0”)。
此外，与用于管理电平移位电路中的上电序列的其他技术相比，在正常操作状态期间的功耗减少。另外，尽管在电平移位电路的制造期间可能发生一系列的工艺变化，但是所描述的技术是有效的。例如，由于此类工艺变化，电平移位电路中的晶体管可能具有不同电平的亚阈值泄漏电流，并且所描述的技术跨此类变化的电平是有效的。
图1是在上电序列期间具有确定性输出的电平移位电路102的电路图。电平移位电路包括图1的电平移位电路102，大体被配置为并用于使逻辑信号在低电压域104与高电压域106之间转变。例如，在一些实施方式中，低电压域104中的高电压值(诸如1.2V(例如，逻辑值“1”))未高至足以寄存为在高电压域106中的逻辑值“1”(其可以是例如2.8V)。当然，可以在低电压域104和高电压域106中使用许多不同的电压值，并且可以根据需要调整和配置电平移位电路102以适应它们之间的准确的逻辑转变。
在图1中，当低电压域104和高电压域106中的一者或两者经由斜升状态从关断状态转变为导通状态时，上电序列发生。例如，在一些实施方式中，图1的电路可以包括在移动电话或其他类型的电子器件中。在器件接通时，在一些实施方式中，高电压域106在低电压域104接通之前或在低电压域104完成斜升以达到稳定值之前斜升并达到其稳定值。更一般地，在此类上电序列期间，域104、106可以在两个域104、106都达到稳定的“导通”值之前呈现关断/斜升/导通的各种组合、以及在此类组合之间的转变。
如上所述，在此类上电序列期间，标准电平移位电路的输出可能是非确定性的。例如，在此类标准电平移位电路中，在低电压域104处的逻辑“0”可以被转变并输出为在高电压域106中的逻辑“1”，或者在低电压域104处的逻辑“1”可以被输出为在高电压域106中的逻辑“0”。此外，由于制造工艺和其他因素的变化，甚至不可能总是预测此类不正确的结果。因此，在此类标准电平移位电路的示例中，在高电压域106内的一个或多个电路可以接收不正确的输入信号，并且可以因此以非预期且不正确的方式操作。
在图1的示例中，电平移位电路102确保电平移位电路102的输出在各种上电序列期间维持在已知状态，并且因此提供确定性输出。例如，电平移位电路102可以在低电压域104达到导通状态之前在高电压域106正在斜升或导通的上电序列期间维持在逻辑“0”或逻辑“1”。
为了提供这些以及相关特征和优点，电平移位电路102包括受电流控制的接高(current-controlled tie-high,CCTH)电路108。如下面详细描述的，CCTH电路108提供大到足以在电平移位电路102的上电序列期间将输出电压驱动(例如，联接)到期望状态或值但小到足以一旦电平移动电路102达到正常操作状态就避免对电平移位电路102的操作造成影响的电流。例如，电流可以包括晶体管的亚阈值电流，该亚阈值电流在正常操作区域期间继续发生而不影响电平移位电路102的电平移位操作。
此外，由于上电序列本质上是瞬态的，因此CCTH电路108在宽范围的输入频率上提供快速操作。更进一步，CCTH电路108可以被配置为占据在其上构造电平移位电路102的集成电路(IC)芯片上的减小(例如，最小)的空间。
在图1中，CCTH电路108包括栅极偏置控制电路110，该栅极偏置控制电路被配置为控制接高电路元件112的栅极偏置电压。更特别地，如下面例如参考图2示出和描述的，栅极偏置控制电路110和接高电路元件112可以各自表示或包括多个电路元件，但是一般来讲，栅极偏置控制电路110实现分压以在由接高电路元件112表示(或包括在该接高电路元件中)的至少一个晶体管的栅极处提供受控(减小)的电压。然后，如图4和图5的示例所示，CCTH电路108在电平移位电路102内定位并连接在高电压域的高压值(vdd_high，即，vdd_高)与指定输出节点之间，以由此促成将指定输出节点联接(例如，驱动)到确定性输出值(例如，预限定的逻辑状态)。
类似地，受电流控制的接低(CCTL)电路114包括栅极偏置控制电路116和接低电路元件118。如下面参考图3示出和描述的，栅极偏置控制电路116可以被配置为利用分压来在接低电路元件118的晶体管处提供指定栅极偏置电压。然后，CCTL电路114的一个或多个实例可以用于相对于通过连接节点的电流来提供受控的放电，并且由此促成将连接节点联接到低电压(例如，接地)。特别地，与CCTH电路108一样，CCTL电路114提供大到足以促成在上电序列期间将连接节点维持在期望低电压电平而小到足以在电平移位电路102的正常操作期间减小或消除其任何影响的电流。
因此，CCTH电路108和CCTL电路114都用于将连接的节点联接到指定(高或低)值。特定输出节点是接高还是接低将取决于所讨论的节点、要指定为确定性输出状态的期望输出状态、以及可能的其他因素。因此，CCTH电路108和/或CCTL电路114中的任一个可以更一般地称为受电流控制的联接电路。
在可能发生的上电序列的一些实例期间，电平移位电路102的现有或包括的元件可以操作或部分地操作，并且可以与CCTH电路108和/或CCTL电路114的操作进行争用。例如，在一些实施方式中，在电平移位电路102的正常操作期间使用的一个或多个晶体管在一种或多种类型的上电序列期间经历泄漏电流。此类泄漏电流可以使由CCTH电路108接高的节点具有减小值，或可以使由CCTL电路114接低的节点具有升高值。
在图1中，可以包括一个或多个对应的争用移除电路120以减少或消除此类影响。例如，如下面参考图4和图5所述，此类争用移除电路120可以用于均衡跨呈现此类泄漏电流的晶体管的电压。更特别地，争用移除电路120可以使用来自电平移位电路102的输出节点的反馈回路来操作，以便将均衡电压稳定在必要值。
图2是在图1的电平移位电路中使用的栅极偏置控制电路的第一示例。在图2的示例中，栅极偏置控制电路110被示为包括PMOS(p型金属氧化物半导体)晶体管202、204、206和208的堆叠。
更特别地，PMOS晶体管202至208连接作为二极管连接的PMOS堆叠，其中每个PMOS202至208的栅极和漏极连接，如图所示(例如，栅极202a连接到PMOS晶体管202的漏极202b)。在此类连接中，每个PMOS晶体管是饱和的，并且形成双端整流器件，其中电压vdd_high的一部分跨每个此类器件下降。
通过为在图2中被示为TIEH_GC 210的栅极控制输出信号选择合适的输出节点，可以获得期望栅极偏置电压以输入到图1的CCTH电路108中。换句话说，可能跨二极管连接的晶体管202至208中的每个限定电阻和相关联的电压降，诸如通过选择二极管连接的晶体管202至208中的每个的期望尺寸，或通过选择要串联地连接的二极管连接的晶体管202至208的必要数量。通过在两个指定二极管连接的晶体管202至208之间(诸如在图2的示例中，在二极管连接的晶体管202和204之间)限定输出TIEH_GC 210，因此可能获得总高电压值vdd_high的指定的合适的分数。
类似地，在图3中，示出了栅极偏置控制电路116的示例。在图3中，二极管连接的NMOS晶体管被示为串联地连接以提供在图3中被示为TIEL_GC310的输出栅极控制偏置电压。同样，可以适当选择二极管连接的NMOS晶体管的构造和数量，以使输出TIEL_GC 310能够以期望值提供。
下面参考图4和图5更详细地提供图2和图3的栅极偏置控制电路110、116的示例性使用。一般来讲，栅极偏置控制电路110、116仅是示例性实施方式，并且其他实施方式也是可能的。
例如，一些实施方式可以包括多个串联电阻器，以提供期望水平的分压和相关联的电流控制。与图2和图3的实施方式相比，此类电阻器可能呈现较大的泄漏电流，并且可能占据其上构造电平移位电路102的集成电路芯片的更大的面积。
图4是被示为电平移位电路402的图1的电平移位电路102的更详细的示例。下面对图4的描述首先提供电平移位电路402的正常操作区域的描述，接着是CCTH电路108的示例性操作的描述，以及CCTL电路114的实例(在图4中被示为CCTL实例114a、114b)的示例性操作的描述，还有争用移除电路120的实例(在图4中被示为争用移除电路实例120a、120b)的示例性操作的描述。
在图4中，电平移位电路402被示为接收VIN信号，该信号在低电压域104的0与vdd_low(vdd_低)之间变化。PMOS晶体管404和NMOS晶体管406限定互补MOS(CMOS)反相器，使得在电平移位电路402的正常操作期间输出VINB相对于VIN信号极性相反。
当VIN为逻辑低时，VINB将处于逻辑高，即，vdd_low。因此，NMOS 408将导通(例如，处于导通状态)。第二CMOS反相器由PMOS 410和NMOS 412形成，使得在该示例中，NMOS 414也将关断(例如，处于关断状态)。
在这种配置下，第一输出节点416(有时称为节点1)被拉至接地，然后接通PMOS418，该PMOS将第二输出节点420上拉至高电压值vdd_high。因此，PMOS 422被关断。
相反地，当VIN为高时，VINB为低，使得NMOS 408关断而PMOS 418导通。因此，PMOS422导通，然后将第一输出节点(节点1)416上拉到vdd_high，然后使PMOS 418关断。
总之，在正常操作期间，电平移位电路402提供交叉耦合的电路，其中相对于具有相反极性的两个输出节点416、420提供了期望电平移位。在一些实施方式中，输出节点416、420可以用于期望输出，因此，其将具有与输入信号VIN相同或相反的极性。另外，如参考图5示出和描述的，可以包括各种附加或替代电路元件，诸如附加的反相器和/或驱动电路。
然而，在上面提到的类型的上电序列期间，在一些实施方式中，vdd_high在vdd_low不完全地可用的时间期间变得部分地或完全地可用。例如，vdd_low可能是完全地不可用的(关断)，或仅部分地可用的(例如，在斜升到vdd_low的完整值时)。
在以下示例中，在此类上电序列期间，电平移位电路402被描述为在输出节点416(节点1)处保持处于逻辑“1”的确定性输出。在一些实施方式中，如果将附加的反相器应用为在输出节点416之后的驱动电路，那么该反相器的逻辑输出将为逻辑“0”。另外，由于输出节点420(节点2)的极性与输出节点416的极性相反，因此电平移位电路402也可以被描述为相对于在输出节点420之后应用输出驱动电路中的反相器的情况下的输出或逻辑“0”来维持在逻辑“1”的确定性状态。
在上电序列期间，在vdd_low可用之前，在vdd_high从关断或不可用值斜升到vdd_high的最终值时，CCTH电路108将输出节点416拉至vdd_high。更特别地，如上面参考图1和图2所述，vdd_high的一部分或百分比被应用为限制到输出节点416的电流的电流控制信号。因此，CCTH电路108提供足以在本文所述的上电序列期间将输出节点416拉至高的电流电平，但是与在电平移位电路402的正常操作期间发生的争用电流和电压相比忽略不计(或被其压过)。
更详细地，在vdd_low关断且完全地不可用的上电序列期间，由404、406和410、412(其由vdd_low供电)形成的反相器将关断。因此，由vdd_low供电的电平移位电路402的部分(即，在图4中的虚线下方，不包括NMOS晶体管408、414)将被关断。
在vdd_high斜升的时间段期间，CCTH电路108有助于确保输出节点416被拉至对应于vdd_high的值，并且高至足以将输出节点416维持在确定性状态(在该示例中，其为“高”或逻辑“1”的状态)。换句话说，在不包括CCTH电路108的情况下，输出节点416可能在所描述的上电序列期间漂移到未知电压电平，从而导致上面提到的类型的不期望的下游影响。
在类似或后续上电序列期间，vdd_low本身可能开始进行斜升，而vdd_high仍在进行斜升或处于其最终值。例如，vdd_low可以处于高于0V但低于在图4中的虚线下方的各种晶体管的阈值电压的电压。
因此，例如，由晶体管404形成的反相器可能开始呈现亚阈值泄漏电流，使得电压VINB达到在例如数百毫伏的范围内的值。该亚阈值泄漏可能足以部分地接通NMOS晶体管408。类似地，由晶体管410、412形成的反相器可以在该亚阈值状态下部分地操作，以导致NMOS晶体管414的部分导电。
因此，在与CCTH电路108的上述操作的不期望的争用中，NMOS晶体管408具有下拉输出节点416的电压的可能性。
为了减小或消除这些不期望的影响，CCTL电路114a设置在由晶体管404、406形成的反相器的输出处。由于在CCTL电路114a内包括的栅极偏置电路，如上面参考图1和图3描述的，VINB的亚阈值至少部分地放电。换句话说，通过CCTL电路114a的电流足以减小或消除亚阈值VINB，同时小到足以使在电平移位电路402的正常操作状态期间对该电平移位电路的正常操作的影响很小或没有影响。
类似地，CCTL电路114b设置在输出节点420与接地之间。如刚刚提到的，CCTL电路114b提供足以将输出节点420拉至逻辑值“低”或“0”而同时小到足以使在电平移位电路402的正常操作状态期间对该电平移位电路的正常操作的影响很小或没有影响的电流。
另外，在图4中，争用移除电路120b可操作以促成移除NMOS晶体管408的在不期望地下拉输出节点416的值的方面的争用效果。换句话说，关于减小或消除NMOS晶体管408的争用效果，争用移除电路120b与CCTL电路114a串联地操作并支持该CCTL电路。
换句话说，在NMOS晶体管408的亚阈值或泄漏操作期间，CCTL电路114a和争用移除电路120b通过不同的方法来实现类似的结果。具体地，CCTL电路114a减小在NMOS晶体管408的栅极处的栅极电压V-INB(使其放电)，这因此减小了NMOS晶体管408可接通的程度。
类似地，由vdd_high供电并由输出节点420(节点2)的值激活的争用移除电路120b倾向于提供使跨NMOS晶体管408的电压降归零的电压(即，跨在输出节点416与争用移除电路120的输出之间的NMOS晶体管408的电压降)。在该电压降被归零的情况下，即使亚阈值电压VINB未由CCTL电路114a在NMOS晶体管408的栅极处完全地放电，NMOS晶体管408也将不传导任何电流。争用移除电路120a可以被配置为通过在晶体管418的操作可能在上电序列期间以其他方式与电平移位电路402的操作进行争用时引起跨晶体管418的零电压降来以类似的方式移除晶体管418的争用，如本文所述的那样。
图5是图4的电路的更详细的示例。图5大体类似于图4的电平移位电路402的结构和操作，但是包括图4的各种子电路(诸如CCTH电路108、CCTL电路114a、114b、以及争用移除电路120a和120b)的更详细的示例性实施方式。图5还包括附加的电路元件的示例，可以包括附加的电路元件以便于在成功地完成本文所述的类型的上电序列之后进行期望或正常电平移位操作。
在图5中，PMOS晶体管501和PMOS晶体管502提供CCTH电路108的示例性实施方式，包括由tieh_gc信号210对PMOS晶体管501供电，如参考图2描述的。更特别地，在图5中，PMOS晶体管501提供在一定范围内的亚阈值或泄漏电流，以提供上述效果(例如，将输出节点(被示出为图5中的节点1 517)拉至高或逻辑“1”值，而不是一旦上电序列已经完成就影响正常电平移位操作)。
另外，在图5中，PMOS晶体管502被配置为PMOS电容器，当vdd_high以高速率斜升时，该PMOS电容器补充并确保了PMOS晶体管501的操作。在此类高斜升速率下，通过PMOS晶体管501的受控的电流可能不足以关于实现将输出节点517拉高的期望效果足够快地响应斜升vdd_high。换句话说，PMOS晶体管502作为耦合电容器操作，以在vdd_high与输出节点517之间提供电容，这有助于PMOS晶体管501的操作。在一些实施方式中，PMOS晶体管502可以被替换为电容器，而不是作为电容器连接的PMOS。
另外，在图5中，PMOS晶体管503和504可以被观察为大体对应于图4的交叉耦合的PMOS晶体管422和418。类似地，NMOS晶体管508和509大体对应于图4的NMOS晶体管408和414。另外，反相器514对应于由图4中的晶体管404、406形成的反相器，而反相器515对应于由图4中的晶体管410、412形成的反相器。如上所提到的，输出节点517对应于图4中的节点1416，使得输出节点518可以被理解为对应于图4中的节点2 420。
图5包括在本文所述的上电序列完成之后意图在正常电平移位操作期间使用的若干其他电路元件。例如，在正常电平移位操作期间，vdd_high可以处于明显地高于vdd_low的电压值的电压值。因此，比起在vdd_low域中的晶体管(例如，NMOS晶体管508、512)在将输出节点517拉为低时具有的效果，在电路的vdd_high部分中的晶体管在将输出节点517拉为高时将可能会具有更大的效果。换句话说，在预期效果是使输出节点517处于逻辑“低”值的情况下，输出节点517不会被拉得足够低。
因此，可以包括PMOS晶体管505来限制PMOS晶体管503的争用强度。例如，如图所示，PMOS晶体管505可以连接到反相器514的输出，使得当该输出在vdd_low域中处于逻辑低时，PMOS晶体管505将部分地接通。PMOS晶体管505的该部分激活限制在节点517应当处于逻辑低值时PMOS晶体管503在将该节点上拉至逻辑高值时的效果。
类似地，包括PMOS晶体管506来通过制衡或限制PMOS晶体管504的强度以便于PMOS晶体管504的期望操作。包括NMOS晶体管512以便于NMOS晶体管508的期望操作，例如，通过增强NMOS晶体管508在将输出节点517拉至逻辑低值时的下拉强度。晶体管506还与晶体管507一起工作以用于泄漏争用移除目的，如下面详细描述的。
另外，在图5中，包括反相器516作为用于期望输出的驱动电路。例如，此类驱动电路可以隔离或消除输出信号中的噪声。
NMOS晶体管511被示为图4的CCTL电路114a的示例。由此，它示出了由tiel_gc信号310进行的控制，如上面参考图1和图3描述的。如参考图4描述的，NMOS晶体管511为反相器514的亚阈值操作提供放电，从而减小在晶体管508、512的栅极处的亚阈值电压。
PMOS晶体管510对应于争用移除电路120的示例。如上面参考图1和图4描述的，PMOS晶体管510因此用于在输出节点517为高时减小或消除跨NMOS晶体管508的电压降。PMOS晶体管510在NMOS晶体管508的源极侧处提供基本上等于输出节点517的电压的电压，这防止了NMOS晶体管在节点517上泄漏电荷。
NMOS晶体管507提供另一个争用移除电路120的示例，该争用移除电路在某些上电序列期间操作但不影响正常电平移位操作(例如，一旦上电序列完成就发生的操作)。具体地，PMOS晶体管506可以通过亚阈值泄漏电流提供不期望的争用，并且可能因此再次不期望地对输出节点518充电。为了在输出节点517处于其期望逻辑高状态时将输出节点518维持在其期望逻辑低状态，当输出节点517为高时，NMOS晶体管507利用来自输出节点517的反馈来使在PMOS晶体管504、506之间的节点放电。换句话说，当输出节点517为高时，NMOS晶体管507接通，如图所示，该NMOS晶体管将在PMOS晶体管504、506之间的电压放电到接地，并且由此便于维持输出节点518的逻辑低状态。
另外，在图5中，NMOS晶体管513提供CCTL电路的另一个示例，诸如图4的CCTL电路114b。如参考图1、图3和图4所述，tiel_gc信号310引起通过NMOS晶体管513的减小的或亚阈值的泄漏电流，其使输出节点518(节点2)放电并帮助确保输出节点518在某些上电序列期间维持在期望逻辑低值而不影响图5的电路的正常电平移位操作。
在上面对图1至图5的描述中，提供了其中使用PMOS晶体管和NMOS晶体管的各种组合的示例。而且，提供了在低电压域与高电压域之间的电平移位的描述。然而，在其他实施方式中，在一些实施方式中，晶体管类型中的一些或全部和/或电平移位的方向是相反的。
因此，本说明书包括并描述了多个p型金属氧化物半导体(PMOS)器件和多个n型金属氧化物半导体(NMOS)器件，该PMOS器件和NMOS器件被布置为和被配置为使输入电压信号在具有低电压电平的低电压域与具有高电压电平的高电压域之间进行电平移位，以获得在输出节点处具有输出电压电平的输出电压信号。本文所述的电平移位电路包括受电流控制的联接电路，该受电流控制的联接电路连接在输出节点与输出电压电平之间，并且该受电流控制的联接电路被配置为传导电流，该电流使电平移位电路的输出节点在电平移位电路的上电序列期间处于预限定的逻辑状态。
联接晶体管可以被配置为传导亚阈值电流，该亚阈值电流使电平移位电路的输出节点在电平移位电路的上电序列期间处于预限定的逻辑状态，其中在达到低电压电平之前，高电压电平变成至少部分地可用。电平移位电路然后可以在上电序列完成之后的操作区域期间执行输入电压信号的电平移位，其中亚阈值电流在正常操作区域期间继续发生而不影响电平移位。
在各种实施方式中，在所描述的电平移位电路中，栅极偏置控制电路包括多个电阻器件，并且联接晶体管的栅极偏置是使用分压确定的。电阻器件可以包括二极管连接的晶体管。
在各种实施方式中，所描述的电平移位电路可以包括受电流控制的联接电路，该受电流控制的联接电路包括第二受电流控制的联接电路，该第二受电流控制的联接电路连接在泄漏路径与接地之间，以由此释放激活在泄漏路径中的PMOS晶体管和NMOS晶体管中的至少一者的电压。
在各种实施方式中，所描述的电平移位电路可以包括与受电流控制的联接电路并联地连接的耦合电容器。
在各种实施方式中，在所描述的电平移位电路中，栅极偏置控制电路可以包括多个电阻器件，并且联接晶体管的栅极偏置可以是使用分压确定的。电阻器件可以包括二极管连接的晶体管。
在各种实施方式中，所描述的电平移位电路可以包括争用移除电路，该争用移除电路连接到PMOS晶体管和NMOS晶体管中的至少一者，该争用移除电路提供改变预限定的逻辑状态的泄漏路径，该争用移除电路由来自输出节点的反馈供电以均衡跨PMOS晶体管和NMOS晶体管中的至少一者的源极端子电压和漏极端子电压来防止泄漏电流从中流过。
在各种实施方式中，在所描述的电平移位电路中，亚阈值电流可以在操作区域期间继续发生而不影响电平移位。
另外，应当理解，在前面的描述中，当元件诸如层、区域、衬底或部件被提及为在另一个元件上、连接到另一个元件、电连接到另一个元件、耦合到另一个元件、或电耦合到另一个元件时，该元件可以直接地在另一个元件上、连接到另一个元件、或耦合到另一个元件，或者可以存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接连接到另一个元件或层、或直接耦合到另一个元件或层时，不存在中间元件或层。虽然在整个具体实施方式中可能不会使用术语直接在…上、直接连接到…、或直接耦合到…，但是被示为直接在元件上、直接连接或直接耦合的元件能以此类方式提及。本申请的权利要求书(如果存在的话)可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
如在本说明书和权利要求书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在…上方、在…上面、在…之上、在…下方、在…下面、在…之下、在…之以下等)旨在涵盖器件在使用或操作中的不同取向。在一些实施方式中，在…上面和在…下面的相对术语可分别包括竖直地在…上面和竖直地在…下面。在一些实施方式中，术语邻近能包括横向邻近或水平邻近。
一些实施方式可使用各种半导体处理和/或封装技术来实现。一些实施方式可使用与半导体基板相关联的各种类型的半导体处理技术来实现，该半导体基板包含但不限于，例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)等。
虽然所描述的实施方式的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入实施方式的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的装置和/或方法的任何部分可以任意组合进行组合。本文所述的实施方式能包括所描述的不同实施方式的功能、部件和/或特征的各种组合和/或子组合。

Claims (12)

1.一种电平移位电路，其特征在于，所述电平移位电路包括：
多个p型金属氧化物半导体PMOS器件和多个n型金属氧化物半导体NMOS器件，所述多个PMOS器件和所述多个NMOS器件被布置为和被配置为使输入电压信号在具有低电压电平的低电压域与具有高电压电平的高电压域之间进行电平移位，以获得在输出节点处具有输出电压电平的输出电压信号；和
受电流控制的联接电路，所述受电流控制的联接电路连接在所述输出节点与所述输出电压电平之间，并且所述受电流控制的联接电路被配置为传导电流，所述电流使所述电平移位电路的所述输出节点在所述电平移位电路的上电序列期间处于预限定的逻辑状态。
2.根据权利要求1所述的电平移位电路，其中，所述受电流控制的联接电路包括：
联接晶体管；和
栅极偏置控制电路，所述栅极偏置控制电路连接到所述输出电压电平并被配置为部分地接通所述联接晶体管以传导所述电流。
3.根据权利要求2所述的电平移位电路，其中，所述输出电压电平在所述高电压域中，并且所述联接晶体管连接在所述高电压电平与所述输出节点之间，以在所述输出电压电平在所述上电序列期间增大时将所述输出节点联接到所述高电压电平。
4.根据权利要求2所述的电平移位电路，其中，所述输出电压电平在所述低电压域中，并且所述联接晶体管连接在所述低电压电平与接地之间，以将所述输出节点联接到接地。
5.根据权利要求1所述的电平移位电路，其中，所述电平移位电路包括争用移除电路，所述争用移除电路连接到所述PMOS晶体管和所述NMOS晶体管中的至少一者，所述争用移除电路提供改变所述预限定的逻辑状态的泄漏路径，所述争用移除电路由来自所述输出节点的反馈供电以均衡跨所述PMOS晶体管和所述NMOS晶体管中的所述至少一者的源极端子电压和漏极端子电压从而防止所述泄漏电流从中流过。
6.根据权利要求1所述的电平移位电路，其中，所述上电序列包括在达到所述低电压电平之前所述高电压电平变成至少部分地可用。
7.根据权利要求1所述的电平移位电路，其中，所述预限定的逻辑状态是在所述输出节点处的低逻辑值。
8.一种电平移位电路，其特征在于，所述电平移位电路包括：
多个p型金属氧化物半导体PMOS器件和多个n型金属氧化物半导体NMOS器件，所述多个PMOS器件和所述多个NMOS器件被布置为和被配置为使输入电压信号从具有低电压电平的低电压域电平移位到具有高电压电平的高电压域，以获得在输出节点处具有输出电压电平的输出电压信号；和
受电流控制的联接电路，所述受电流控制的联接电路连接在所述输出节点与所述输出电压电平之间并包括联接晶体管，所述联接晶体管被配置为传导亚阈值电流，所述亚阈值电流使所述电平移位电路的所述输出节点在所述电平移位电路的上电序列期间处于预限定的逻辑状态，在所述上电序列中，在达到所述低电压电平之前所述高电压电平变成至少部分地可用。
9.根据权利要求8所述的电平移位电路，其中，所述电平移位电路在所述上电序列完成之后的操作区域期间执行所述输入电压信号的所述电平移位，并且其中，所述亚阈值电流在所述操作区域期间继续发生而不影响所述电平移位。
10.根据权利要求8所述的电平移位电路，其中，所述受电流控制的联接电路包括：
栅极偏置控制电路，所述栅极偏置控制电路连接到所述输出电压电平并被配置为部分地接通所述联接晶体管以传导所述亚阈值电流。
11.一种电平移位电路，其特征在于，所述电平移位电路包括：
多个p型金属氧化物半导体PMOS器件和多个n型金属氧化物半导体NMOS器件，所述多个PMOS器件和所述多个NMOS器件被布置为和被配置为在所述电平移位电路的操作区域期间使输入电压信号从具有低电压电平的低电压域电平移位到具有高电压电平的高电压域，所述操作区域在所述低电压域和所述高电压域的上电序列之后发生，在所述上电序列中，在达到所述低电压电平之前所述高电压电平变成至少部分地可用；和
受电流控制的联接电路，所述受电流控制的联接电路连接到所述电平移位电路的输出节点并由所述高电压电平的在所述上电序列期间可用的一部分偏置，以传导亚阈值电流，在所述高电压电平在所述上电序列期间增大时并且直到达到所述低电压电平时，所述亚阈值电流将所述输出节点联接到所述高电压电平。
12.根据权利要求11所述的电平移位电路，其中，所述受电流控制的联接电路包括：
联接晶体管；和
栅极偏置控制电路，所述栅极偏置控制电路连接到所述高电压电平，
其中，所述高电压电平的所述部分是使用所述栅极偏置控制电路确定的。
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