CN211265413U - 一种芯片自动校准装置及系统 - Google Patents
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Abstract
本实用新型公开了一种芯片自动校准装置，包括：时钟频率校准模块、脉冲信号产生模块；其中，所述脉冲信号产生模块与所述时钟频率校准模块连接，用于发送标准脉冲信号至所述时钟频率校准模块；所述时钟频率校准模块用于连接待校准芯片，以校准所述待校准芯片的内部时钟源的时钟频率。本实用新型还公开了一种芯片自动校准系统。实施本实用新型，能实现对芯片内部时钟源的时钟频率的自动校准，有效提高了对时钟频率的校准效率，节约了人力资源和时间成本。
Description
技术领域
本实用新型涉及半导体集成电路技术领域，尤其涉及一种芯片自动校准装置及系统。
背景技术
在现有的芯片设计中，通常采用多项目晶圆(Multi Project Wafer,简称MPW)来对芯片进行小批量生产，以供芯片功能验证或满足客户小批量生产产品的需要。多项目晶圆将多个具有相同工艺的集成电路设计在同一晶圆片上流片，得到多种芯片样本，这种MPW芯片能大大降低集成电路研发费用，受到广泛应用。但是，这种MPW芯片在工厂的生产加工过程中，没有经过正式的CP量产校准流程，没有经过系统的参数测试和硬件配置过程，芯片内部时钟源的时钟频率不够准确。
目前，主要是通过人工来校准MPW芯片内部时钟源的时钟频率。然而，采用人工校准的方法，存在操作工序繁杂、效率低下等问题，且校准误差较大，无法保证芯片内部时钟源的时钟频率的精确度。
实用新型内容
本实用新型实施例的目的是提供一种芯片自动校准装置及系统，其能实现对芯片内部时钟源的时钟频率的自动校准，有效提高了对时钟频率的校准效率，节约了人力资源和时间成本。
为实现上述目的，本实用新型实施例提供了一种芯片自动校准装置，包括：时钟频率校准模块、脉冲信号产生模块；其中，
所述脉冲信号产生模块与所述时钟频率校准模块连接，用于发送标准脉冲信号至所述时钟频率校准模块；
所述时钟频率校准模块用于连接待校准芯片，以校准所述待校准芯片的内部时钟源的时钟频率。
作为上述方案的改进，所述时钟频率校准模块包括脉冲信号采集器、计数器、第一比较器和第一数值调整器；
所述脉冲信号采集器的第一输入端连接所述脉冲信号产生模块，以采集所述标准脉冲信号；所述脉冲信号采集器的第二输入端用于连接所述待校准芯片的内部时钟源，以采集所述待校准芯片的内部时钟源的时钟信号；所述脉冲信号采集器的输出端连接所述计数器的输入端；
所述计数器的输出端分别连接所述第一比较器的第一输入端和所述第一数值调整器的第一输入端，用于在所述标准脉冲信号的一个周期内对所述时钟信号的周期进行计数，并将计数值转换为时钟频率并输出至所述第一比较器和所述第一数值调整器；
所述第一比较器的第二输入端用于输入预设的频率期望值，所述第一比较器的输出端连接所述第一数值调整器的第二输入端；所述第一数值调整器的第三输入端用于输入预设的第一调整数值，所述第一数值调整器的输出端连接所述待校准芯片的内部时钟源；所述第一数值调整器用于根据所述第一比较器的比较结果，以所述第一调整数值为调整步长对所述时钟频率进行调整。
作为上述方案的改进，所所述芯片自动校准装置还包括LDO输出电压校准模块和ADC转换模块；其中，
所述ADC转换模块用于连接所述待校准芯片的LDO输出电压引脚；所述LDO输出电压校准模块与所述ADC转换模块连接，以校准所述待校准芯片的LDO输出电压。
作为上述方案的改进，所所述LDO输出电压校准模块包括第二比较器和第二数值调整器；
所述第二比较器的第一输入端与所述ADC转换模块连接，所述第二比较器的第二输入端用于输入预设的电压期望值，所述第二比较器的输出端用于连接所述第二数值调整器的第一输入端；所述第二数值调整器的第二输入端用于输入预设的第二调整数值，所述第二数值调整器的输出端与所述ADC转换模块连接；所述第二数值调整器用于根据所述第二比较器的比较结果，以所述第二调整数值为调整步长对所述LDO输出电压进行调整。
作为上述方案的改进，所所述脉冲信号产生模块为低频脉冲信号发生器。
作为上述方案的改进，所所述标准脉冲信号为100Hz的标准方波信号。
本实用新型实施例还提供了一种芯片自动校准系统，包括芯片模块和芯片自动校准装置；其中，所述芯片模块与所述芯片自动校准装置连接；所述芯片模块包括待校准芯片；所述芯片自动校准装置为如上任一项所述的芯片自动校准装置。
与现有技术相比，本实用新型公开的一种芯片自动校准装置及系统，包括时钟频率校准模块、脉冲信号产生模块；所述脉冲信号产生模块与所述时钟频率校准模块连接，用于发送标准脉冲信号至所述时钟频率校准模块；所述时钟频率校准模块用于连接待校准芯片，以校准所述待校准芯片的内部时钟源的时钟频率。时钟频率校准模块的脉冲信号采集器采集待校准芯片内部时钟源的时钟信号和脉冲信号产生模块产生的标准脉冲信号，通过时钟频率校准模块的计数器计算时钟源的时钟频率，经过第一比较器将时钟频率与频率期望值的比较，以及第一数值调整器对时钟频率的反复调整，从而校准所述待校准芯片内部时钟源的时钟频率。另外，在对时钟频率进行校准之前，先对待校准芯片的LDO输出电压进行校准，保证芯片内部的EFLASH存储区的正常读写功能，以实现将校准后的LDO输出电压和时钟频率均存储至所述EFLASH存储区。本实用新型能实现对芯片内部时钟源的时钟频率的自动校准，有效提高了对时钟频率的校准效率，节约了人力资源和时间成本。同时避免了人工校准带来的失误，提高了对芯片内部时钟源的时钟频率校准结果的准确性。
附图说明
图1是本实用新型实施例一提供的一种芯片自动校准装置的结构示意图；
图2是本实用新型实施例二提供的另一种芯片自动校准装置的结构示意图；
图3是本实用新型实施例三提供的一种芯片自动校准系统的结构示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
参见图1，是本实用新型实施例一提供的一种芯片自动校准装置的结构示意图。所述芯片自动校准装置10，包括：时钟频率校准模块11、脉冲信号产生模块12；其中，
所述脉冲信号产生模块12与所述时钟频率校准模块11连接，用于发送标准脉冲信号至所述时钟频率校准模块11。
所述时钟频率校准模块11用于连接待校准芯片，以校准所述待校准芯片的内部时钟源的时钟频率。
作为优选的实施方式，参见图1，所述时钟频率校准模块11包括脉冲信号采集器111、计数器112、第一比较器113和第二数值调整器114。
所述脉冲信号采集器111的第一输入端IN1连接所述脉冲信号产生模块12，以采集所述标准脉冲信号；所述脉冲信号采集器111的第二输入端IN2用于连接所述待校准芯片的内部时钟源，以采集所述待校准芯片的内部时钟源的时钟信号；所述脉冲信号采集器111的输出端OUT1连接所述计数器112的输入端IN3；
所述计数器112的输出端OUT2分别连接所述第一比较器121的第一输入端IN4和所述第一数值调整器的第一输入端IN6，用于在所述标准脉冲信号的一个周期内对所述时钟信号的周期进行计数，并将计数值转换为时钟频率并输出至所述第一比较器113和所述第一数值调整器114。
所述第一比较器113的第二输入端IN5用于输入预设的频率期望值，所述第一比较器113的输出端OUT3连接所述第一数值调整器114的第二输入端IN7；所述第一数值调整器114的第三输入端IN8用于输入预设的第一调整数值，所述第一数值调整器114的输出端OUT4连接所述待校准芯片的内部时钟源；所述第一数值调整器114用于根据所述第一比较器的比较结果，以所述第一调整数值为调整步长对所述时钟频率进行调整。
作为优选，所述脉冲信号产生模块12为低频脉冲信号发生器；所述标准脉冲信号为100Hz的标准方波信号。
在本实用新型实施例中，所述脉冲信号产生模块12产生100Hz的标准方波信号发送至所述时钟频率校准模块11的脉冲信号采集器111，所述脉冲信号采集器111还连接至待校准芯片的内部时钟源，从而采集时钟源输出的ROSC时钟信号。脉冲信号采集器111将采集到的标准方波信号和ROSC时钟信号传输至所述计数器112，计数器112在检测到所述标准方波信号的上升沿、下降沿或双边沿时，记录所述ROSC时钟信号的周期个数，获取计数值，并将周期计数值转换为时钟频率，也即得到所述待校准芯片的内部时钟源的实际的时钟频率f。所述计数器112将计算得到的时钟频率发送至所述第一比较器113和所述第一数值调整器114。可以理解地，本实施例中的计数器在获取周期计数值和转换为时钟频率所采用的方法均是现有的数学计算，其是本领域技术人员不需要通过创造性思维可以获知的，因此并不涉及在计算方法上的改进。
进一步地，所述第一比较器113包括两个输入量，所述第一比较器113的第一输入端IN4用于输入所述时钟频率f，第二输入端IN5用于输入预设的频率期望值f0，所述预设的频率期望值f0是一个常规的数据值，可以根据对芯片的实际设计需求，设定任意一个具有实际意义的期望的时钟频率值，在此不做具体限定。将所述待校准芯片的内部时钟源的时钟频率f与所述频率期望值f0通过第一比较器113进行比较，得到一个比较结果，并输出至所述第一数值调整器114，从而使所述第一数值调整器114根据所述比较结果，对所述时钟频率f进行调整。所述比较结果包括f>f0、f＝f0和f＜f0，对应输出的逻辑语言为-1、0和1。
所述第一数值调整器114包括三个输入量，所述第一数值调整器114的第一输入端用于输入所述时钟频率f，第二输入端用于输入所述比较结果，第三输入端用于输入预设的第一调整数值Δf，所述第一数值调整器114根据所述比较结果，以第一调整数值Δf为调整步长对所述时钟频率f进行调整，并将调整后的数值通过输出端OUT4输出至所述待校准芯片的内部时钟源。具体地，当所述比较结果为f>f0时，也即所述第一数值调整器114接收到所述第一比较器113的比较结果为-1，第一数值调整器114将所述时钟频率f下调Δf后输出，也即第一数值调整器114的输出结果为调整后的时钟频率f＝f-Δf；当所述比较结果为f＜f0，也即所述第一数值调整器114接收到所述第一比较器113的比较结果为1时，第一数值调整器114将所述时钟频率f上调Δf后输出，也即第一数值调整器114的输出结果为调整后的时钟频率f＝f+Δf；当所述比较结果为f＝f0，也即所述第一数值调整器114接收到所述第一比较器113的比较结果为0时，第一数值调整器114将所述时钟频率f直接输出，不做任何调整。将调整后的时钟频率f发送至所述待校准芯片的内部时钟源，以作为新的时钟频率。可以理解地，本实施例中的第一数值调整器在对输出的比较结果进行逻辑判断，以及对时钟频率进行调整时所采用的方法均是现有的逻辑判断方法和简单的数学计算方法，其是本领域技术人员不需要通过创造性思维可以获知的，因此并不涉及在计算方法上的改进。
进一步地，通过反复比较时钟频率与期望频率值的大小，并根据比较结果对时钟频率进行上调或下调，直到最终调整后的时钟频率等于期望频率值，并且将最终调整后的时钟频率存储至所述芯片内部的EFLASH存储区的NVR表中，芯片内部时钟源的校准结束。
进一步地，所述芯片自动校准装置10可以包括多个时钟频率校准模块11，通过设置不同的时钟源的频率期望值，实现同时对同一待校准芯片中多个时钟源的时钟频率的校准。作为优选，可以将所述时钟频率校准模块11划分为高速时钟频率校准模块和低速时钟频率校准模块，同时接收由所述脉冲信号产生模块12传输的100Hz标准方波信号，从而实现对待校准芯片中两个不同频率期望值的时钟源进行校准。
在本实用新型实施例中，通过对时钟频率的反复调整，直到最终调整后的时钟频率等于期望频率值，并将最终调整后的时钟频率存储至所述芯片内部的EFLASH存储区的NVR表中，以便于芯片在下一次上电后，可以自动读取已存储的校准值。通过对待校准芯片的内部时钟源的时钟频率进行校准，从而保证芯片内部时钟频率的精准度。同时，本实用新型提供的芯片自动校准装置，可以提供对待校准芯片的全自动化的校准操作，实现对芯片内部时钟源的时钟频率的自动校准，有效提高了对时钟频率的校准效率，节约了人力资源和时间成本。同时避免了人工校准带来的失误，提高了对芯片内部时钟源的时钟频率校准结果的准确性。
参见图2，图2是本实用新型实施例二提供的另一种芯片自动校准装置的结构示意图。所述芯片自动校准装置10还包括LDO输出电压校准模块21和ADC转换模块22；其中，
所述ADC转换模块21用于连接所述待校准芯片的LDO输出电压引脚；所述LDO输出电压校准模块22与所述ADC转换模块21连接，以校准所述待校准芯片的LDO输出电压。
在本实用新型实施例中，所述ADC转换模块21的输入端IN9用于获取所述待校准芯片的LDO输出电压，进行电压转换，并通过输出端OUT5将转换后的LDO输出电压发送至所述LDO输出电压校准模块22，以使所述LDO输出电压校准模块22对所述待校准芯片的LDO输出电压进行校准。
通过将LDO输出电压校准为期望的LDO输出电压值，从而保证待校准芯片内部的EFLASH存储区的正常读写功能。
作为优选的实施方式，所述LDO输出电压校准模块22包括第二比较器221和第二数值调整器222。
所述第二比较器221的第一输入端IN10与所述ADC转换模块21的输出端OUT5连接，所述第二比较器221的第二输入端IN11用于输入预设的电压期望值，所述第二比较器221的输出端OUT6连接所述第二数值调整器222的第一输入端IN12；所述第二数值调整器222的第二输入端IN13用于输入预设的第二调整数值，所述第二数值调整器222的输出端OUT7与所述ADC转换模块连接；所述第二数值调整器222用于根据所述第二比较器221的比较结果，以所述第二调整数值为调整步长对所述LDO输出电压进行调整。
在本实用新型实施例中，在对待校准芯片的内部时钟源的时钟频率进行校准之前，需先对LDO输出电压进行校准，以保证芯片内部的EFLASH存储区的正常读写功能，便于后续存储校准后的数值。
具体地，所述ADC转换模块21将LDO输出电压发送至所述LDO输出电压校准模块22的第二比较器221。所述第二比较器221包括两个输入量，所述第二比较器221的第一输入端IN10用于输入所述LDO输出电压V，第二输入端IN11用于输入预设的电压期望值V0，所述预设的电压期望值V0为一个常规的数据值，可以根据对芯片的实际生产需求，设定任意一个具有实际意义的期望的电压值，例如V0＝3.3V，在此不做具体限定。将所述待校准芯片的LDO输出电压V与所述电压期望值V0通过第二比较器221进行比较，得到一个比较结果，并输出至所述第二数值调整器222，从而使所述第二数值调整器222根据所述比较结果，对所述LDO输出电压V进行调整。所述比较结果包括V>V0、V＝V0和V＜V0对应输出的逻辑语言为-1、0和1。
所述第二数值调整器222包括三个输入量，所述第二数值调整器222的第一输入端用于输入所述LDO输出电压V，第二输入端用于输入所述比较结果，第三输入端用于输入预设的第二调整数值ΔV，所述第二数值调整器222根据所述比较结果，以第二调整数值ΔV为调整步长对所述LDO输出电压V进行调整，并将调整后的数值通过输出端OUT7输出至所述ADC转换模块21。具体地，当所述比较结果为V>V0时，也即所述第二数值调整器222接收到所述第二比较器221的比较结果为-1，第二数值调整器222将所述LDO输出电压V下调ΔV后输出，也即第二数值调整器222的输出结果为调整后的LDO输出电压V＝V-ΔV；当所述比较结果为V＜V0，也即所述第二数值调整器222接收到所述第二比较器221的比较结果为1时，第二数值调整器222将所述LDO输出电压V上调ΔV后输出，也即第二数值调整器222的输出结果为调整后的LDO输出电压V＝V+ΔV；当所述比较结果为V＝V0，也即所述第二数值调整器222接收到所述第二比较器221的比较结果为0时，第二数值调整器222将所述LDO输出电压V直接输出，不做任何调整。将调整后的LDO输出电压V发送至所述ADC转换模块21，以使所述ADC转换模块21将调整后的LDO输出电压V发送至所述待校准芯片，以作为新的LDO输出电压。可以理解地，本实施例中的第二数值调整器在对输出的比较结果进行逻辑判断，以及对LDO输出电压进行调整时所采用的方法均是现有的逻辑判断方法和简单的数学计算方法，其是本领域技术人员不需要通过创造性思维可以获知的，因此并不涉及在计算方法上的改进。
在本实用新型实施例中，通过反复比较LDO输出电压与期望电压值的大小，并根据比较结果对LDO输出电压进行上调或下调，直到最终调整后的LDO输出电压等于期望电压值。通过对待校准芯片的LDO输出电压进行校准，可以保证芯片在工作过程中，芯片内部的EFLASH存储区的正常读写功能，并且将最终调整到与期望值相等的LDO输出电压V存储至所述芯片内部的EFLASH存储区的NVR表中，以便于芯片在下一次上电后，可以自动读取已存储的校准值。
参见图3，是本实用新型实施例三提供的一种芯片自动校准系统的结构示意图。所述芯片自动校准系统30，包括芯片模块31和芯片自动校准装置32；其中，所述芯片模块31与所述芯片自动校准装置32连接；所述芯片模块包括待校准芯片；所述芯片自动校准装置为如实施例一或实施例二所述的芯片自动校准装置10，其工作原理和执行过程与上述实施例一或二的芯片自动校准装置10的工作原理和执行过程相同，在此不再赘述。
与现有技术相比，本实用新型提供了一种芯片自动校准系统，包括时钟频率校准模块、脉冲信号产生模块；所述脉冲信号产生模块与所述时钟频率校准模块连接，用于发送标准脉冲信号至所述时钟频率校准模块；所述时钟频率校准模块用于连接待校准芯片，以校准所述待校准芯片的内部时钟源的时钟频率。时钟频率校准模块的脉冲信号采集器采集待校准芯片内部时钟源的时钟信号和脉冲信号产生模块产生的标准脉冲信号，通过时钟频率校准模块的计数器计算时钟源的时钟频率，经过第一比较器将时钟频率与频率期望值的比较，以及第一数值调整器对时钟频率的反复调整，从而校准所述待校准芯片内部时钟源的时钟频率。另外，在对时钟频率进行校准之前，先对待校准芯片的LDO输出电压进行校准，保证芯片内部的EFLASH存储区的正常读写功能，以实现将校准后的LDO输出电压和时钟频率均存储至所述EFLASH存储区。本实用新型能实现对芯片内部时钟源的时钟频率的自动校准，有效提高了对时钟频率的校准效率，节约了人力资源和时间成本。同时避免了人工校准带来的失误，提高了对芯片内部时钟源的时钟频率校准结果的准确性。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本实用新型的保护范围。
Claims (7)
1.一种芯片自动校准装置，其特征在于，包括：时钟频率校准模块、脉冲信号产生模块；其中，
所述脉冲信号产生模块与所述时钟频率校准模块连接，用于发送标准脉冲信号至所述时钟频率校准模块；
所述时钟频率校准模块用于连接待校准芯片，以校准所述待校准芯片的内部时钟源的时钟频率。
2.如权利要求1所述的芯片自动校准装置，其特征在于，所述时钟频率校准模块包括脉冲信号采集器、计数器、第一比较器和第一数值调整器；
所述脉冲信号采集器的第一输入端连接所述脉冲信号产生模块，以采集所述标准脉冲信号；所述脉冲信号采集器的第二输入端用于连接所述待校准芯片的内部时钟源，以采集所述待校准芯片的内部时钟源的时钟信号；所述脉冲信号采集器的输出端连接所述计数器的输入端；
所述计数器的输出端分别连接所述第一比较器的第一输入端和所述第一数值调整器的第一输入端，用于在所述标准脉冲信号的一个周期内对所述时钟信号的周期进行计数，并将计数值转换为时钟频率并输出至所述第一比较器和所述第一数值调整器；
所述第一比较器的第二输入端用于输入预设的频率期望值，所述第一比较器的输出端连接所述第一数值调整器的第二输入端；所述第一数值调整器的第三输入端用于输入预设的第一调整数值，所述第一数值调整器的输出端连接所述待校准芯片的内部时钟源；所述第一数值调整器用于根据所述第一比较器的比较结果，以所述第一调整数值为调整步长对所述时钟频率进行调整。
3.如权利要求1所述的芯片自动校准装置，其特征在于，所述芯片自动校准装置还包括LDO输出电压校准模块和ADC转换模块；其中，
所述ADC转换模块用于连接所述待校准芯片的LDO输出电压引脚；所述LDO输出电压校准模块与所述ADC转换模块连接，以校准所述待校准芯片的LDO输出电压。
4.如权利要求3所述的芯片自动校准装置，其特征在于，所述LDO输出电压校准模块包括第二比较器和第二数值调整器；
所述第二比较器的第一输入端与所述ADC转换模块连接，所述第二比较器的第二输入端用于输入预设的电压期望值，所述第二比较器的输出端连接所述第二数值调整器的第一输入端；所述第二数值调整器的第二输入端用于输入预设的第二调整数值，所述第二数值调整器的输出端与所述ADC转换模块连接；所述第二数值调整器用于根据所述第二比较器的比较结果，以所述第二调整数值为调整步长对所述LDO输出电压进行调整。
5.如权利要求1所述的芯片自动校准装置，其特征在于，所述脉冲信号产生模块为低频脉冲信号发生器。
6.如权利要求1所述的芯片自动校准装置，其特征在于，所述标准脉冲信号为100Hz的标准方波信号。
7.一种芯片自动校准系统，其特征在于，包括芯片模块和芯片自动校准装置；其中，所述芯片模块与所述芯片自动校准装置连接；所述芯片模块包括待校准芯片；所述芯片自动校准装置为如权利要求1～6所述的芯片自动校准装置。
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Cited By (1)
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|---|---|---|---|---|
| CN116722872A (zh) * | 2023-05-29 | 2023-09-08 | 深圳市航顺芯片技术研发有限公司 | 一种基于高精度adc的时钟校准装置及方法 |
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2020
- 2020-01-21 CN CN202020141040.9U patent/CN211265413U/zh active Active
Cited By (2)
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| CN116722872A (zh) * | 2023-05-29 | 2023-09-08 | 深圳市航顺芯片技术研发有限公司 | 一种基于高精度adc的时钟校准装置及方法 |
| CN116722872B (zh) * | 2023-05-29 | 2024-07-16 | 深圳市航顺芯片技术研发有限公司 | 一种基于高精度adc的时钟校准装置及方法 |
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|---|---|---|---|
| GR01 | Patent grant | ||
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