CN211264295U - 多版本程序加载结构 - Google Patents

Abstract

一种多版本程序加载结构，包括DSP芯片、FLASH芯片以及FPGA芯片，所述FLASH芯片包括高位地址线和低位地址线，所述高位地址线和所述FPGA芯片连接，所述低位地址线与所述DSP芯片连接，所述DSP芯片还与所述FLASH芯片连接。本实用新型提供的一种功率放大器具有较好的散热效果。本实用新型的目的是提供一种多版本程序加载结构，将若干个不同版本的启动文件存储于FLASH中，当需要启动时，通过控制FPGA进行版本的选择并进行启动。

Description

多版本程序加载结构

技术领域

本实用新型涉及数字信号处理技术领域，主要涉及一种基于TMS320C6455的多版本程序加载结构。

背景技术

数字信号处理技术广泛应用在通信、图像处理、雷达等领域，在大多数信号处理系统中，数字信号处理的运算量较大，算法结构较复杂，且处理的实时性要求高。

数字信号处理器(DSP)上电后第一步执行的就是程序加载，DSP在FLASH加载模式下启动时，boot loader将自动从FLASH中读取1KB程序到L2中运行，在实际应用中DSP程序远远大于1KB，boot loader仅搬移1KB无法满足实际使用需求，固需要进行二次引导。将该1KB空间用于存储二次引导程序，由二次引导程序加载应用程序启动，二次引导程序为汇编程序，将其烧写到FLASH起始的1KB空间中，DSP上电时boot loader将二次引导程序读取到L2中运行，二次引导程序完成必要外设的初始化，如PLL、DDR，将应用程序从FLASH搬移到内存中展开，并跳转到程序初始化入口处(c_int(0))，加载过程结束。

使用CCS集成开发环境编译DSP程序时，通常将生成的可执行文件设置为COFF格式(通用目标格式)，COFF中的最小单位称之为section(段)，如存放代码的是.text段、存放静态变量和全局变量的是.bss段、栈空间是.stack段。为便于将二次引导程序和应用程序分开，通常将二次引导程序指定存放在BOOT段中，使用十六进制转换工具(Hex6x.exe)将可执行文件转换为.bin文件。将DSP程序烧写到FLASH时，对.bin文件进行解析，将BOOT段数据烧写到FLASH起始空间中，将剩余段数据依次烧写写到FLASH起始地址偏移1KB的空间中，如图1所示。

然而，当FLASH中的加载程序过多，导致加载文件过大时，DSP则无法进行访问。

实用新型内容

本实用新型的目的是提供一种多版本程序加载结构，将若干个不同版本的启动文件存储于FLASH中，当需要启动时，通过控制FPGA进行版本的选择并进行启动。

本实用新型通过下述技术方案实现：

一种多版本程序加载结构，包括DSP芯片、FLASH芯片以及FPGA芯片，所述FLASH芯片包括高位地址线和低位地址线，所述高位地址线和所述FPGA芯片连接，所述低位地址线与所述DSP芯片连接，所述DSP芯片还与所述FLASH芯片连接。

当DSP启动时，根据需要启动的DSP版本，发送一个与该DSP版本对应的控制指令给FPGA，FPGA根据接收的控制指令，从FLASH中选择与该控制指令相对应版本的启动文件，并由FLASH发送给DSP进行启动。

进一步地，所述高位地址线设置为5根，并分别与所述FPGA芯片上的高位地址控制线连接。

进一步地，所述低位地址线设置为21根，并分别与所述DSP芯片上的低位地址控制线连接。

进一步地，所述DSP的型号为：TMS320C6455。

进一步地，所述FLASH芯片的型号为：S29GL512T10DH1020。

进一步地，所述FPGA芯片的型号为：XC7K160TFFG676。

本实用新型与现有技术相比，具有如下的优点和有益效果：

将若干个不同版本的启动文件存储于FLASH中，当需要启动时，则通过控制FPGA选择版本进行启动。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为二次引导程序在FLASH中的部署；

图2为本实用新型FLASH的空间分配图；

图3为本实用新型连接关系的结构示意图；

图4为本实用新型部分电路连接关系示意图；

图5为本实用新型部分电路连接关系示意图；

图6为本实用新型部分电路连接关系示意图；

图7为本实用新型部分电路连接关系示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

实施例

如图2-3所示，

一种多版本程序加载结构，包括DSP芯片、FLASH芯片以及FPGA芯片，FLASH芯片包括高位地址线和低位地址线，高位地址线和FPGA芯片连接，低位地址线与DSP芯片连接，DSP芯片还与FLASH芯片连接。

下面将具体以型号为TMS320C6455的DSP在64MB空间、8bit位宽的FLASH中部署32个不同版本DSP程序，每个程序大小为2MB的程序加载方式进行说明。

根据TMS320C6455芯片的实际情况，在使用FLASH BOOT模式时，DSP的BOOT FLASH需挂接在EMIF总线的CE3上。其中，EMIF总线位宽配置为8bit，地址线为22根，可访问的EMIF外设空间为4MB，因此DSP可直接访问的FLASH空间也仅为4MB，剩余62MB的FLASH空间需要通过FPGA扩展高位地址线的方式来访问。

由于一个版本的DSP程序大小为2MB，因此EMIF仅需使用21根地址线，此时DSP能直接访问的FLASH空间为2MB，而要访问64MB FLASH芯片的整片空间需要26根地址线，因此FLASH芯片的高5根地址线由FPGA控制，低21根地址线由DSP EMIF总线控制，整个FLASH具有64M空间，一个版本的DSP程序大小为2MB，可分为32个版本的DSP程序，又因FLASH芯片的高5根地址线由FPGA控制，对应32种控制指令，任一控制指令对应一个版本的DSP程序，因此，DSP在FPGA的配合下，可访问整片FLASH空间。

当执行DSP多版本加载时，DSP先告知FPGA需要加载的程序版本号(控制指令)，FPGA将DSP复位，同时通过控制FLASH高5根地址线的方式让DSP能访问对应版本空间，再取消DSP复位，从而使得DSP从对应版本启动。

本实施例中的电路连接关系如下：

如图4-7所示，FLASH的型号为S29GL512T10DH1020，FPGA的型号为：XC7K160TFFG676。其中，DSP1_EMIF_D0至DSP1_EMIF_D15是TMS320C6455芯片的数据线，数据线最大位宽为16位。而S29GL512T10DH1020数据位宽是8位，因此只需要TMS320C6455芯片的8根数据线。在本实施例中，DSP1_EMIF_D0至DSP1_EMIF_D7是TMS320C6455芯片的EMIF数据线，分别与S29GL512T10DH1020芯片的8根数据线(依次对应D0至D7)连接。

DSP1_EMIF_BA0、DSP1_EMIF_BA1、DSP1_EMIF_A0至DSP1_EMIF_A18是TMS320C6455芯片的EMIF地址线，分别与S29GL512T10DH1020芯片的21根低位地址线(依次对应A-1、A0、A1至A19)连接。

DSP1_EMIF_WE、DSP1_EMIF_OE以及DSP1_FLASH_CE是EMIF的控制信号，分别与S29GL512T10DH1020芯片的写使能控制引脚“WE#”、读使能控制引脚“OE”和片选控制引脚“CE#”连接。

A20、A21、A22、A23以及A24是S29GL512T10DH1020芯片的5根高位地址线，分别与XC7K160TFFG676芯片的5根高位地址控制线(DSP_A19、DSP_A20、DSP_A21、DSP_A22和DSP_A23)连接。

TMS320C6455与XC7K160TFFG676之间的指令通过SPI或EMIF等任意低速接口传输。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种多版本程序加载结构，其特征在于，包括DSP芯片、FLASH芯片以及FPGA芯片，所述FLASH芯片包括高位地址线和低位地址线，所述高位地址线和所述FPGA芯片连接，所述低位地址线与所述DSP芯片连接，所述DSP芯片还与所述FLASH芯片连接。

2.根据权利要求1所述的一种多版本程序加载结构，其特征在于，所述高位地址线设置为5根，并分别与所述FPGA芯片上的高位地址控制线连接。

3.根据权利要求1或2所述的一种多版本程序加载结构，其特征在于，所述低位地址线设置为21根，并分别与所述DSP芯片上的低位地址控制线连接。

4.根据权利要求3所述的一种多版本程序加载结构，其特征在于，所述DSP的型号为：TMS320C6455。

5.根据权利要求4所述的一种多版本程序加载结构，其特征在于，所述FLASH芯片的型号为：S29GL512T10DH1020。

6.根据权利要求5所述的一种多版本程序加载结构，其特征在于，所述FPGA芯片的型号为：XC7K160TFFG676。

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