CN211183769U - 数字低通滤波器、功率变换器及其控制电路和驱动芯片 - Google Patents

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Abstract

本实用新型提供一种数字低通滤波器、功率变换器及其控制电路和驱动芯片。其中，所述数字低通滤波器用于将所获取的模拟采样信号的电压与预设参考电压的差值进行数字化处理转换成1‑bit位的数字信号，并通过一数模转换模块将所述1‑bit位的数字信号转换成一过滤后的模拟补偿信号。本实用新型的数字低通滤波器能够替代现有的功率变换器的控制环路中的Gm‑C滤波器，以避免Gm‑C滤波器中的电容量较大的滤波电容无法与功率变换器的控制环路集成在一起的问题，由此解决了功率变换器系统集成度低的问题，有利于降低整个电路的尺寸，同时避免了功率变换器的控制电路需要外接外置的滤波电容时引起的电路复杂度，并提高了功率变换器系统电路稳定性。

Description

数字低通滤波器、功率变换器及其控制电路和驱动芯片
技术领域
本实用新型涉及电子控制技术领域，尤其涉及一种数字低通滤波器、功率变换器及其控制电路和驱动芯片。
背景技术
在直流驱动电路(例如线性LED驱动电源)、电源适配器(例如采用闭环控制的开关电源)等可藉由交流电经功率变换器(又称为功率转换电路)向负载供电的电子设备中，低通滤波器(或称为低通滤波电路、低通滤波单元)作为积分环节，主要用于对功率变换器的控制环路中的内部信号进行滤波处理。
请参阅图1，其显示为一种典型的应用于功率变换器的环路控制的低通滤波器的电路示意图，其中，功率变换器包括整流电路1、控控制单元2以及功率变换电路3，整流电路1将所接入的交流电AC进行整流和滤波处理后输出至功率变换器的供电母线的线路回路，电感L、二极管D0、电容C0和功率管M1组成的升压型开关AC-DC功率变换电路，且功率管M1在控制电路6的控制单元2 的控制下导通或断开，以接入所述供电母线的线路回路。低通滤波器4为Gm-C 滤波器，主要由跨导放大器Gm和电容Ccomp连接组成，能够将模拟采样信号 CS滤波并处理后提供至控制单元2，具体地，电容Ccomp一端接地，另一端连接跨导放大器Gm的输出端，控制单元2(可以是一个芯片)的COMP端连接电容Ccomp和跨导放大器Gm的输出端，低通滤波器4利用电容Ccomp的充放电能力，降低跨导放大器Gm的输出端(即COMP端)电压的脉动波纹，从而使得控制单元2能够降低负载5所在线路上的电流纹波，以提升平滑直流输出。
但是，为了提高滤波能力，在这些直流驱动电路、电源适配器等电子设备中，通常低通滤波器4的带宽较低，由此导致低通滤波器4中所采用的电容 Ccomp的电容量较大，通常无法与控制单元2集成在一起，需要外置。这不仅增加了整个电路的尺寸，还增加了电路外接的不稳定风险。
实用新型内容
本实用新型的目的在于提供一种数字低通滤波器、功率变换器及其控制电路和驱动芯片，用于解决现有技术中的低通滤波器的滤波电容无法与功率变换器的控制电路或驱动芯片集成在一起的问题。
为了实现上述目的，本实用新型提供一种数字低通滤波器，应用于功率变换器的环路控制，所述数字低通滤波器用于将所获取的模拟采样信号的电压与预设参考电压的差值进行数字化处理转换成1-bit位的数字信号，并通过一数模转换模块将所述1-bit位的数字信号转换成一过滤后的模拟补偿信号。
本实用新型还提供一种功率变换器的控制电路，用于控制功率变换器的输出以驱动负载，该控制电路包括：本实用新型所述的数字低通滤波器以及与所述数字低通滤波器相连的控制单元；所述控制单元用于基于所述数字低通滤波器输出的过滤后的模拟补偿信号控制所述功率变换器中的功率管的工作状态。
本实用新型还提供一种功率变换器的驱动芯片，包括本实用新型所述的数字低通滤波器。
本实用新型还提供一种功率变换器，包括：
整流电路，用于将所接入的交流电进行整流处理并输出至供电母线；
功率转换电路，位于负载所在的线路回路上，用于向负载供电；
如本实用新型所述的功率变换器的控制电路，用于控制所述功率变换电路的输出以驱动负载工作。
与现有技术相比，本实用新型的技术方案具有以下有益效果：
1、通过提供一种数字低通滤波器，来替代现有的功率变换器的控制环路中的Gm-C滤波器，以避免Gm-C滤波器中的电容量较大的滤波电容无法与功率变换器的环路控制中控制单元集成在一起的问题，由此解决了功率变换器系统集成度低的问题，有利于降低整个电路的尺寸，同时避免了功率变换器的控制电路需要外接外置的滤波电容时引起的电路复杂度，并提高了功率变换器系统电路稳定性。
2、能够进一步根据当前时段输入信号(即模拟采样信号的电压CS、预设参考电压Vref)的差值的平均值大小，动态调节数字低通滤波器的响应速度，进而自适应调节功率变换器的控制环路带宽，以达到加快系统动态响应的目的。
附图说明
图1是一种典型的应用于功率变换器的环路控制的低通滤波器的电路示意图。
图2是本实用新型的数字低通滤波器设计原理图。
图3是本实用新型实施例一的数字低通滤波器的电路结构示意图。
图4是本实用新型实施例一的全差分sigma-delta调制器的电路结构的一种具体示例示意图。
图5是本实用新型实施例一的全差分sigma-delta调制器的电路结构的另一种具体示例示意图。
图6是本实用新型实施例一的数字低通滤波器输入和输出的信号波形示意图。
图7是本实用新型实施例一的功率变换器的控制电路的结构示意图。
图8是本实用新型实施例一的具有控制电路的功率变换器系统的结构示意图。
图9是图8所示的功率变换器系统的一种具体示例电路结构示意图。
图10是本实用新型实施例一的具有驱动芯片的功率变换器系统的结构示意图。
图11是本实用新型实施例二的数字低通滤波器的具体电路结构的第一种示例图。
图12是本实用新型实施例二的数字低通滤波器的第一种示例中的带宽调制电路的结构示意图。
图13是本实用新型实施例二的数字低通滤波器的具体电路结构的第二种示例图。
图14是本实用新型实施例二的数字低通滤波器的第二种示例中的带宽调制电路的结构示意图。
图15是本实用新型实施例二的数字低通滤波器的具体电路结构的第三种示例图。
具体实施方式
为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的技术方案作详细的说明，然而，本实用新型可以用不同的形式实现，不应只是局限在所述的实施例。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
请参考图1，正如背景技术中所述，在可藉由交流电经功率变换器向负载供电的电子设备中，为了提高滤波能力，因低通滤波器4中的电容Ccomp的电容量通常较大，无法与控制单元2集成在一起，需要外置，由此会导致整个电路的尺寸的增大和电路外接的不稳定风险。基于此，请参考图2，本实用新型的核心思想在于，构建一个数字低通滤波器4’(即Gm-C等效模块)，来替代图1中的低通滤波器4(即积分环节)，且构建的新的数字低通滤波器4’能够和控制单元2集成到一个功率变换器的驱动芯片上，也可以根据其所应用的驱动系统的电路结构，以电路焊接等的方式和控制单元2一并配置在PCB板上。不仅如此，所述数字低通滤波器4’还可应用于其他用于滤除高频段信号并输出低频段信号的电路设备中，如，信号发生器等。本实用新型的数字低通滤波器用于将所获取的模拟采样信号的电压与预设参考电压的差值进行数字化处理转换成 1-bit位的数字信号，并通过一数模转换模块将所述1-bit位的数字信号转换成一过滤后的模拟补偿信号。本实用新型的数字低通滤波器可以用于任意类型的功率变换器的环路控制，该功率变换器可以是隔离型的，也可以是非隔离型的，可以是升压式(boost)的、降压式(buck)的或升降压式(bost-buck)的，可以是线性驱动电源，也可以是非线性的开关电源。在此，所述数字低通滤波器按照基于固定频率的时钟信号而设置的单位时长，将所获取的模拟采样信号的电压与预设参考电压的差值进行数字化处理，得到用高低电平形式表示的、单位时长内模拟采样信号变化的1-bit位的数字信号。其中，所述单位时长可以是一个或N个时钟信号周期，N＞1。为衔接前后级电路器件，所述数字低通滤波器所输出的信号COMP需是可被模拟电器件处理的电信号(即一模拟信号)。为此，所述数字低通滤波器还将之前得到的1-bit位的数字信号通过其数模转换模块转换成一过滤后的模拟补偿信号COMP，即一种以单位时长为电压变化单位的模拟信号。其中，所述模拟补偿信号COMP反映了将所获取的模拟采样信号进行低通滤波后的结果。根据实际电路设计需要，所述数字低通滤波器可基于电路的分辨率设置时钟信号的频率和所述数字低通滤波器内部的一些基准电压(如阶跃电压、电压幅值)，以及选取模拟和数字器件等。根据上述信号处理方式，所述数字低通滤波器可为一阶低通滤波器、或二阶低通滤波器等。
下面结合附图3～15和具体的实施例对本实用新型的技术方案做详细的介绍。
实施例一
请参阅图3，图3显示为本实用新型实施例一的数字低通滤波器4’的结构示意图。本实施例的所述数字低通滤波器4’包括：全差分sigma-delta调制器41 和数模转换模块42。其中，所述数字低通滤波器4’按照基于固定频率的第一时钟信号CLK而设置单位时长。
所述全差分sigma-delta调制器41用于以单位时长将所述模拟采样信号CS 的电压VCS与预设参考电压Vref的差值进行数字处理，并输出1-bit位的数字信号SEL+及其反相信号SEL-。
在此，由于半正弦包络的波形包含单调上升部分和单调下降部分，所述全差分sigma-delta调制器41能够依据(VCS±VFS)与预设参考电压Vref的差分积分处理结果，构建一种利用前一单位时长的1-bit位的数字信号SEL来选择同时利用模拟采样信号CS与阶跃电压VFS、或同时利用预设参考电压Vref与阶跃电压 VFS来进行差分处理的电路结构，以及构建一种将差分处理后的两信号进行积分处理的电路结构，以得到利用高低电平描述的、且按照单位时长输出的1位数字化的差分积分信号，即1-bit位的数字信号SEL+及其反相信号SEL-。其中，VCS为所获取的模拟采样信号CS的电压；VFS为所述阶跃电压，其中，所述阶跃电压VFS可由一内部基准电压提供，或者藉由1-bit位的数字信号SEL+的高电平电压提供。
在此，由于所述全差分sigma-delta调制器41所输出的1-bit位的数字信号 SEL+及其反相信号SEL-，以高低电平方式描述所获取的模拟采样信号CS与预设参考电压Vref之间的差值经数字处理后的阶跃变化。例如，当(VCS-VFS)＞Vref(即 (VCS-Vref)＞VFS)时，所述全差分sigma-delta调制器41输出低电平；当(VCS-VFS)＜Vref (即(VCS-Vref)＜VFS时，所述全差分sigma-delta调制器41输出高电平。需要说明的是，所述全差分sigma-delta调制器41所输出的1-bit位的数字信号SEL+的高低电平所表示的模拟采样信号CS的电压Vcs与预设参考电压Vref之间的阶跃关系，应与全差分sigma-delta调制器41的内部电路结构，以及，与全差分 sigma-delta调制器41连接的数模转换模块42的电路结构相关。为便于全差分sigma-delta调制器41中的部分电路器件能准确响应并反馈1-bit位的数字信号SEL+及其反相信号SEL-，在一些示例中，所述全差分sigma-delta调制器41采用图4或图5所示的电路结构输出1-bit位的数字信号SEL+及其反相信号SEL-。
请参阅图4，作为一种具体示例，所述全差分sigma-delta调制器41包括模拟信号处理模块、全差分积分器414和锁存比较器415。其中，全差分积分器 414具有“+”、“-”两输入端以及“+”、“-”两输出端，锁存比较器415包括锁存比较模块415a和反相模块415b，锁存比较模块415a具有“+”、“-”两输入端以及一个输出端，反相模块415b的输入端连接锁存比较模块415a的输出端。全差分积分器414的“+”输入端即同相输入端，又称为正输入端，与所述模拟采样信号CS的电压Vcs耦接，全差分积分器414的“-”输入端即反相输入端，又称为负输入端，与预设参考电压Vref耦接，全差分积分器414的“-”输出端与锁存比较器415的锁存比较模块415a的“+”输入端(即锁存比较模块415a的同相输入端，又称为正输入端)连接，全差分积分器414的“+”输出端与锁存比较器415的锁存比较模块415a的“-”输入端(即锁存比较模块 415a的反相输入端，又称为负输入端)连接，锁存比较器415的输出端(即反相模块415b的输出端)以单位时长输出所述1-bit位的数字信号SEL+，具体地，锁存比较模块415a的输出端以单位时长输出所述1-bit位的数字信号SEL+的反相信号SEL-(其实质也是一种1-bit位的数字信号)，反相模块415b的输出端以单位时长输出所述1-bit位的数字信号SEL+。模拟信号处理模块包括数模转换子模块412和数模转换子模块413两个数模转换子模块，所述数模转换子模块 412和数模转换子模块413构成所述全差分积分器414的反馈机制。所述数模转换子模块412的输入端连接锁存比较模块415a的输出端，以接收所述1-bit位的数字信号SEL+的反相信号SEL-并输出第二模拟信号，还进一步将所述模拟采样信号CS的电压与所述第二模拟信号运算处理后输入至所述全差分积分器414 的“+”输入端。数模转换子模块413的输入端连接反相模块415b的输出端，以接收所述1-bit位的数字信号SEL+并输出第一模拟信号，还进一步将所述预设参考电压Vref与所述第一模拟信号运算处理后输入至所述全差分积分器414 的“-”输入端。也可以说，数模转换子模块412和数模转换子模块413分别基于反馈的1-bit位的数字信号SEL+及其反相信号SEL-对模拟采样信号CS的电压Vcs和预设参考电压Vref进行全差分处理，以供全差分积分器414进行积分处理并经锁存比较器415的进一步处理后输出1-bit位的数字信号SEL+，所述1-bit位的数字信号SEL+的波形与数模转换模块42的电路结构相关，以便藉由数模转换模块42将1-bit位的数字信号SEL+转换成能够描述模拟采样信号CS 经低通滤波处理后的模拟补偿信号COMP。
请继续参考图4，为实现模拟采样信号CS的电压Vcs经由公式(VCS±VFS)处理后与预设参考电压Vref进行积分处理，所述数模转换子模块412和数模转换子模块413分别基于1-bit位的数字信号SEL+和1-bit位的数字信号SEL+的反相信号SEL-对阶跃电压VFS具有相反的选择。所述数模转换子模块412包括第一开关单元412a和第一运算单元412b。所述第一开关单元412a用于在所反馈的1-bit位的数字信号SEL+的反相信号SEL-的控制下选择输出预设阶跃电压VFS或数字地GND，以作为第二模拟信号，具体地，当所述1-bit位的数字信号SEL+ 的反相信号SEL-为有效电平(如高电平，此时的1-bit位的数字信号SEL+为低电平)时，所述第一开关单元412a选择输出预设阶跃电压VFS作为第二模拟信号，当所述1-bit位的数字信号SEL+的反相信号为无效电平(如低电平，此时的1-bit位的数字信号SEL+为高电平)时，所述第一开关单元412a选择输出数字地GND作为第二模拟信号。所述第一运算单元412b用于获取负载侧的模拟采样信号CS，并将所述第一开关单元412a所输出的第二模拟信号的电压与模拟采样信号CS的电压Vcs进行差分处理，以输入至所述全差分积分器414的“+”输入端。所述数模转换子模块413包括第二开关单元413a和第二运算单元413b。第二开关单元413a用于在所反馈的1-bit位的数字信号SEL+的控制下选择输出预设阶跃电压VFS或数字地GND，以作为第一模拟信号，具体地，当所述1-bit 位的数字信号SEL+为有效电平(如高电平)时，所述第二开关单元413a选择输出预设阶跃电压VFS作为第一模拟信号，当所述1-bit位的数字信号SEL+为无效电平(如低电平)时，所述第二开关单元413a选择输出数字地GND作为第一模拟信号。第二运算单元413b用于将所述第二开关单元413a所输出的第一模拟信号的电压与预设参考电压Vref进行差分处理，以输入至所述全差分积分器414的“-”输入端。其中，第一运算单元412b和第二运算单元413b均包含减法器，用以进行基于相应的电压的减法运算。第一开关单元412a和第二开关单元413a可为具有镜像结构的开关器件组，或为具有相同结构的开关器件组。例如，若经反馈的1-bit位的数字信号SEL+为低电平，则1-bit位的数字信号SEL+ 的反相信号SEL-为高电平，此时，所述第一开关单元412a基于高电平的SEL- 选择输出阶跃电压VFS，第一运算单元412b执行将模拟采样信号CS的电压Vcs与阶跃电压VFS进行差分处理(例如将Vcs与VFS做减法处理)，以提供(VCS-VFS) 信号电压至所述全差分积分器414的“+”输入端；同时，第二开关单元413a 基于低电平的SEL+输出数字地GND，第二运算单元413b选择执行将参考电压 Vref与数字地GND进行差分处理(例如将Vref与0V做减法处理)，以提供参考电压Vref至所述全差分积分器414的“-”输入端。若经反馈的1-bit位的数字信号SEL+为高电平，1-bit位的数字信号SEL+的反相信号SEL-为低电平，此时，所述第一开关单元412a基于低电平的SEL-选择输出数字地GND，第一运算单元412b执行将模拟采样信号CS的电压Vcs与数字地GND进行差分处理 (例如将Vcs与0V做减法处理)，以提供模拟采样信号CS的电压Vcs至所述全差分积分器414的“+”输入端；同时，第二开关单元413a基于高电平的SEL+ 输出阶跃电压VFS，第二运算单元413b选择执行将参考电压Vref与阶跃电压 VFS进行差分处理(例如将Vref与VFS做减法处理)，以提供信号电压(Vref-VFS)至所述全差分积分器414的“-”输入端。由此，所述数模转换子模块412和数模转换子模块413利用互反的SEL+信号和SEL-信号实现针对模拟采样信号的电压Vcs的上升变化和下降变化采用不同运算处理方式的目的。
本实施例中，所述全差分积分器414为双输出积分器，可以输出更容易被锁存比较器415识别的积分信号。所述全差分积分器414基于对从第一运算单元412b和第二运算单元413b处所接收的信号电压的比较结果来描述在单位时长模拟采样信号的积分情况。若第一运算单元412b输出的信号的电压大于第二运算单元413b输出的信号的电压，则全差分积分器414的“-”输出端所输出的信号电压低于其“+”输出端所输出的信号电压，若第一运算单元412b输出的信号的电压小于第二运算单元413b输出的信号的电压，则全差分积分器414“-”输出端所输出的信号电压高于其“+”输出端所输出的信号电压。所述全差分积分器414所输出的高低电平信号用于描述模拟采样信号的积分情况。
所述锁存比较器415用于将所述全差分积分器414的两个输出端所输出的信号进行比较，并基于比较结果输出1-bit位的数字信号SEL+，该1-bit位的数字信号SEL+作为所述全差分sigma-delta调制器41将模拟采样信号CS进行数字处理后输出的1-bit位的数字信号。需要说明的是，上述全差分积分器414与锁存比较器415的双信号连接的方式仅为举例，而非对本申请的限制。事实上，也可以将比较器的正输入端连接积分器的正输出端，以及负输入端连接积分器的负输出端，并通过调整后续的信号逻辑来输出与图4所示示例相同的1-bit位的数字信号。除此之外，本领域技术人员也可以采用单位时长的脉冲信号控制其他模拟或数字电路器件进行全差分积分处理并输出1-bit位的数字信号。
需要说明的是，图4所示的具体示例中，锁存比较器415中集成有反相模块415b且具有两个输出端，可以直接向模拟信号处理模块提供1-bit位的数字信号SEL+及其反相信号SEL-。但是本实施例的技术方案不不仅仅限定于此，在本实施例的其他具体示例中，锁存比较器415可以仅向模拟信号处理模块提供 1-bit位的数字信号SEL+，而模拟信号处理模块内部集成有反相单元，即模拟信号处理模块的内部电路能够将接收到的1-bit位的数字信号SEL+分两路，一路保持1-bit位的数字信号SEL+的输入以供内部所需电路的需要，另一路对1-bit 位的数字信号SEL+进行反相处理，以产生1-bit位的数字信号SEL+的反相信号SEL-，以供内部其他电路的需要。具体地，请参考图5，作为本实施例的另一种具体示例，所述全差分sigma-delta调制器41包括具有反相单元412c的模拟信号处理模块、全差分积分器414和锁存比较器415。其中，全差分积分器414具有“+”、“-”两输入端以及“+”、“-”两输出端，锁存比较器415具有“+”、“-”两输入端，且具有一个输出1-bit位的数字信号SEL+的输出端。全差分积分器414的“+”输入端即同相输入端，又称为正输入端，与所述模拟采样信号CS的电压Vcs耦接，全差分积分器414的“-”输入端即反相输入端，又称为负输入端，与预设参考电压Vref耦接，全差分积分器414的“-”输出端与锁存比较器415的“+”输入端(即锁存比较器415的同相输入端，又称为正输入端) 连接，全差分积分器414的“+”输出端与锁存比较器415的“-”输入端(即锁存比较器415的反相输入端，又称为负输入端)连接，锁存比较器415的输出端以单位时长输出所述1-bit位的数字信号SEL+。模拟信号处理模块包括数模转换子模块412和数模转换子模块413两个数模转换子模块。所述数模转换子模块412包括：反相单元412c、第一开关单元412a和第一运算单元412b。其中，所述反相单元412c的输入端连接锁存比较器415的输出端，以对1-bit位的数字信号SEL+进行反相处理，以产生1-bit位的数字信号SEL+，所述反相单元 412c的输出端连接所述第一开关单元412a的输入端，所述第一开关单元412a 的输出端连接所述第一运算单元412b的一个输入端，所述第一运算单元412b 另一个输入接收模拟采样信号CS，所述第一运算单元412b的输出端连接全差分积分器414的“+”输入端。所述数模转换子模块413包括：第二开关单元 413a和第二运算单元413b。其中，第二开关单元413a的输入端连接锁存比较器 415的输出端，用于接收SEL+信号。第二开关单元413a的输出端连接第二运算单元413b的一个输入端，第二运算单元413b的另一个输入端接收预设参考电压Vref，第二运算单元413b的输出端连接全差分积分器414的“-”输入端。其中，全差分积分器414、第一开关单元412a、第一运算单元412b、第二开关单元413a和第二运算单元413b的功能与图4中相同，在此不再赘述。
需要说明的是，数模转换子模块412、数模转换子模块413、全差分积分器 414和锁存比较器415以及数模转换模块42的电路结构所反映的信号逻辑关系约束，我们认为本申请所描述的1-bit位的数字信号SEL+可被反相等处理，1-bit 位的数字信号SEL+和其反相信号SEL-均应视为能够反应模拟采样信号CS的电压Vcs与预设参考电压Vref之间的阶跃关系。本领域技术人员可通过调整1-bit 位的数字信号SEL+的相位或者数模转换模块42中的电路结构，将1-bit位的数字信号SEL+转换成能够描述模拟采样信号CS经低通滤波处理后的模拟补偿信号COMP。此外，藉由图4中的锁存比较器415的反相模块415b的输入端和输出端提供SEL+和的SEL-方式仅为举例，而非对本申请的限制。事实上，所述反相模块415b还可以被替换为包含由1-bit位的数字信号SEL+的高电平(或低电平)进行开关控制的开关器件(组)，并基于开关器件(组)的通断产生互反的SEL+和SEL-。在此不一一详述。
请继续参考图3，所述数模转换模块42与所述全差分积分器414耦接，用于将所述全差分积分器414输出的1-bit位的数字信号SEL+转换成所述模拟补偿信号COMP。所述数模转换模块42包括第一加减法计数器421和N-bit位的数模转换器(N-bit DAC)422。其中，所述第一加减法计数器421用于以预设单位时长接收所述1-bit位的数字信号SEL+并输出N-bit位的数字信号Q<N-1:0>，具体地，第一加减法计数器421对所接收的1-bit位的数字信号SEL+ 进行累计计数并输出计数结果为二进制形式的N-bit位的数字信号Q<N-1:0>，N 为≥1的整数。在计数期间，所述第一加减法计数器421按照所述单位时长采样所述1-bit位的数字信号SEL+，当所采样的1-bit位的数字信号SEL+为高电平时，所述第一加减法计数器421执行加法操作，当所采样的1-bit位的数字信号SEL+为低电平时，所述第一加减法计数器421执行减法操作。每个加法操作或减法操作后的累计数值以二进制形式的N-bit位的数字信号Q<N-1:0>输出至 N-bit位的数模转换器422。所述N-bit位的数模转换器422依据所接收的二进制形式的N-bit位的数字信号Q<N-1:0>生成对应的电压信号，所述电压信号即为低通滤波信号COMP。
请结合图3和4，在第(n+1)个单位时长内，低通滤波器4’的工作过程如下:
当全差分sigma-delta调制器41在第n个单位时长所输出的1-bit位的数字信号SEL+为高电平时，数模转换子模块412在SEL-(即低电平)的控制下，将所获取的模拟采样信号CS的电压Vcs与数字地GND相减并输出至全差分积分器414的“+”输入端。与此同时，数模转换子模块413在SEL+(即高电平) 的控制下，将预设的参考电压Vref与阶跃电压VFS相减并输出至全差分积分器 414的“-”输入端。经全差分积分器414积分处理后，若全差分积分器414的“-”输出端(即负输出端)的电压高于其“+”输出端(即正输出端)的电压，经锁存比较模块415a比较后输出的高电平信号为新的反相信号SEL-，利用反相模块415b输出的信号SEL+为低电平。若全差分积分器414的“-”输出端的电压低于“+”输出端的电压，经锁存比较模块415a比较后输出的低电平信号为新的反相信号SEL-，利用反相模块415b输出的信号SEL+为高电平。
在第(n+2)个单位时长内，且第(n+1)单位时长内所输出的SEL+信号为低电平时，数模转换子模块412在SEL-(即高电平)的控制下，将所获取的模拟采样信号CS的电压Vcs与阶跃电压VFS相减并输出至全差分积分器414的“+”输入端。与此同时，数模转换子模块413在SEL+(即低电平)的控制下，将预设的参考电压Vref与数字地GND相减并输出至全差分积分器414的“-”输入端。经全差分积分器414中的积分处理后，若全差分积分器414的“-”输出端的电压高于其“+”输出端的电压，经锁存比较模块415a的比较后输出的高电平信为新的反相信号SEL-，利用反相模块415b输出的信号SEL+为低电平。若全差分积分器414的“-”输出端的电压低于其“+”输出端的电压，经锁存比较模块41a5比较后输出的低电平信号为新的反相信号SEL-，利用反相模块415b 输出的信号SEL+为高电平。
数模转换模块42中的第一加减法计数器421对所接收的1-bit位的数字信号SEL+进行累计计数，并采用二进制输出计数结果为二进制形式的N-bit位的数字信号Q<N-1:0>。在计数期间，所述第一加减法计数器421按照所述单位时长采样所述1-bit位的数字信号SEL+，当所采样的1-bit位的数字信号SEL+为高电平时，所述第一加减法计数器421执行加法操作，当所采样的1-bit位的数字信号SEL-为低电平时，所述第一加减法计数器422执行减法操作。所述N-bit 位的数模转换器422依据所接收的二进制形式的N-bit位数字信号Q<N-1:0>生成对应的模拟补偿信号COMP。
经过一段时间内对模拟采样信号CS的电压Vcs和预设参考电压Vref，反复执行上述全差分sigma-delta调制器41的全差分积分处理以及第一加减法计数器 421的加减累计计数的过程后，如果Vcs和Vref的差值接近正满量程，则第一加减法计数器421输出的Q<N-1:0>中的“1”将明显多于“0”；同样，如果Vcs和 Vref差值接近负满量程，则第一加减法计数器421输出的Q<N-1:0>中的“0”将明显多于“1”。如果Vcs和Vref接近相等，则第一加减法计数器421输出的 Q<N-1:0>中的“1”和“0”的数量大致相等。请参阅图6，其显示为图3的数字低通滤波器4’输入和输出的信号波形示意图。其中，输入的模拟采样信号CS描述了数字低通滤波器4’采样自负载侧的模拟采样信号，COMP信号描述了经所述数字低通滤波器4’滤波处理后的模拟补偿信号。其中，在t1至t2期间，即模拟采样信号CS的电压Vcs大于参考电压Vref期间，根据全差分sigma-delta调制器41的处理，1-bit位的数字信号SEL+中表示(VCS-VFS)＞Vref的低电平将明显多于表示(Vref-VFS)＞VCS的高电平，使得经数模转换模块42加减累计计数后，所输出的COMP信号逐渐降低；在t2至t3期间，即模拟采样信号CS的电压Vcs 小于等于参考电压Vref期间，根据全差分sigma-delta调制器41的处理，1-bit 位的数字信号SEL+中表示(Vref-VFS)＞VCS的高电平将明显多于表示(VCS-VFS)＞Vref的低电平。这使得经数模转换模块42的加减累计计数后，所输出的COMP信号逐渐升高。由此得到与利用大电容设计的低通滤波器所输出的模拟补偿信号的波形相似、相位不同的模拟补偿信号COMP。
藉由图3、图4和图6所示可知，利用全差分sigma-delta调制器41的电路原理得到
Figure DEST_PATH_GDA0002434849910000121
其中，
Figure DEST_PATH_GDA0002434849910000122
为锁存比较器415(锁存比较器415包括反相模块415b)输出高电平(或低电平)的占比平均值。由此可见，全差分 sigma-delta调制器41利用VFS描述了所获取的模拟采样信号CS相对于Vref的1-bit位的数字信号SEL+。为还原模拟采样信号CS的模拟补偿信号COMP，所述全差分sigma-delta调制器41将所输出的1-bit位的数字信号SEL+传递给数模转换模块42进行数模转换。
在利用交流电经功率变换器向各种负载提供直流供电的驱动系统中，所述数字低通滤波器4’所输出的模拟补偿信号COMP在交直流转换后的驱动系统中，可以用来做反馈信号或内部基准信号等。以LED灯及其驱动系统为例并推及至其他利用功率管调整功率变换器系统中电流变化，进而向负载提供稳定供电的驱动系统，请参考图7至9，本实施例还提供一种功率变换器3的控制电路 6，该控制电路6包括本实施例所述的数字低通滤波器4’以及与所述数字低通滤波器4’相连的控制单元2；所述控制单元2用于基于所述数字低通滤波器4’输出的过滤后的模拟补偿信号COMP控制所述功率变换器3中的功率管M1的工作状态。
请参考图8，本实施例的控制电路6应用到功率变换器和负载5所在的线路回路上后的具体电路连接关系如下：交流输入电源AC与整流电路1的输入端相连，整流电路1包括整流桥和输入滤波电容C1，功率变换器的功率变换电路3 的两个输入端与输入滤波电容C1的两端相连，功率变换器的功率变换电路3的两个输出端分别接负载5的两端，控制电路6的输出连接到功率变换器的功率管的栅极(即功率变换电路3中的功率管的栅极)。其中，负载5可以是LED 灯组、电机等，功率变换电路3可以是隔离型Buck-Boost(隔离型的升降压) 拓扑、非隔离型Buck-Boost拓扑、隔离型Buck拓扑(隔离型的降压)、非隔离型Buck拓扑、Boost拓扑和反激拓扑等中的任意一种。其工作原理为：交流输入电源AC经整流电路1整流滤波后，得到一个直流母线电压Vin，功率变换电路3将直流母线电压Vin转换成相应的电压提供给负载5，控制电路6驱动功率变换变换电路3中的功率管的开关，从而维持经过负载5的恒定电流(即功率变换电路3恒流输出)或者维持负载5上的恒定电压(即功率变换电路3恒压输出)。
功率变换电路3可以包括电感L(未图示)和功率管M1等电子元件，功率管M1还可以为三极管(BJT)、结型场效应晶体管(JFET)、耗尽型(depletion)MOS 功率管等中的任一种。进一步请参考图9，作为一种数字低通滤波器应用于线性驱动电源具体示例，负载5为多个LED灯串联形成的LED灯组，控制电路6 包括采样电路7和控制单元2，所述控制单元2包括复位电路21、计时单元22、 RS触发器23、驱动放大单元24，功率变换电路(未图示)被设置于在负载5 和整流电路1之间，功率管M1串联在负载5和采样电路7之间，采样电路7 可以包括采样电阻Rcs，采样电阻Rcs一端接地，另一端连接功率管M1的源极和数字低通滤波器4’的一端。其中，采样电路7用于采样功率变换器中功率管 M1的源端的模拟采样信号CS，该模拟采样信号CS输入至所述数字低通滤波器 4’的一输入端，一预设参考电压信号Vref输入至所述数字低通滤波器4’的另一输入端，所述数字低通滤波器4’基于所述模拟采样信号CS的电压Vcs与所述预设参考电压信号Vref的差值输出过滤后的模拟补偿信号COMP。所述控制单元 2的计时单元22接收所述模拟补偿信号COMP。所述采样电路7、所述数字低通滤波器4’和所述控制单元2构成功率变换器的控制环路而控制所述功率变换器的输出(即功率变换电路的输出)趋向于预设值，以维持所述功率变换器的输出稳定。复位电路21用于对计时单元22进行复位，计时单元22用于根据一固定频率的第一时钟信号CLK和数字低通滤波器4’提供的模拟补偿信号COMP 输出一压控计时信号至RS触发器23的R输入端，RS触发器23的输入S端可以耦接Vin电压，RS触发器23的Q端根据R输入端和S输入端的信号之间的逻辑关系输出相应的信号作为使能信号EN，并输出至驱动放大单元24，以控制驱动放大单元24的输出，驱动放大单元24的一个输入端(+)接入一参考电压信号Vref0，另一个输入端(-)可以接入模拟采样信号CS或者功率管M1的漏端电压VDrain，驱动放大单元24在RS触发器23输出的使能信号EN的控制下将其两个输入端的信号进行比较的结果输出至功率管M1的栅极，以驱动功率管 M1的开关，从而维持功率变换器的输出恒定。驱动放大单元24在RS触发器 23输出的使能信号EN的控制下，会输出的高低电平，以分别表示驱动信号和无驱动信号，输出高电平时表示有驱动信号，驱动功率管M1导通，输出低电平时表示无驱动信号，驱动功率管M1断开。所述计时单元22在计时期间内根据模拟滤波补偿信号COMP输出对应计时时长的电压信号(如斜坡信号或阶梯信号),驱动功率管M1断开时，复位电路21可以复位计时单元22的计时。
需要说明的是，上述控制电路6的结构仅为举例而非对本实用新型技术方案的限制。
请参考图8和图9，本实施例还提供一种功率变换器，包括：整流电路1、功率变换电路3以及采用上述各示例所提供的功率变换器的控制电路6。整流电路1用于将所接入的交流电AC进行整流处理并输出至供电母线；功率变换电路 3位于负载5所在的线路回路上，用于将所述整流电路1的输出转换成负载5所需供电；控制电路6用于控制所述功率变换电路3的功率管M1的输出以驱动负载5工作。
由于上述各示例所提供的数字低通滤波器4’可以和控制电路6中控制单元 2、采样电路7集成在同一个驱动芯片中，或者，和功率变换电路3以及控制电路6中控制单元2、采样电路7集成在同一个驱动芯片中，或者，仅和控制电路 6中控制单元2集成在同一个驱动芯片中。所以，请参阅图10，本实施例还提供一种功率变换器的驱动芯片9，所述驱动芯片9包括数字低通滤波器4’、控制单元2。可选地，所述驱动芯片还可以包括功率变换电路3和/或采样电路7。
作为一种具体示例，请继续参阅图10，本实施例的功率变换器包括整流电路1、驱动芯片9、采样电路7和功率变换电路(未图示)。功率变换电路具有功率管M1，且该功率变换电路可以是类似于图9所示的线性电源转换电路，或者类似于图1所示电路或者是以上例举的其他典型类的开关电源电路。所述驱动芯片9包含多个引脚，其中，所述引脚包括：用于采集模拟采样信号CS的第一引脚(CS)、用于接地的第二引脚(GND，未图示)、用于连接功率管M1的栅极以向功率管M1输出驱动信号的第三引脚(DRV)，以及接入直流母线电压 Vin的第四引脚(Vin)等。其中，所述第一引脚(CS)可基于如图9及其相应描述所示连接采样电路7。
本实施例的功率变换器适用于任何闭环控制的开关电源或线性LED驱动电源，即可以满足任意需要交流电转直流电以向负载供电的系统的设计需求。以应用于可调光LED照明系统为例，请参考图9和图10，所述功率变换器还包括可控硅调光器(Dimmer)8和泄放电路10,负载5为LED灯组，可控硅调光器 (Dimmer)8串联在交流电源AC和整流电路1之间，泄放电路10与负载5并联。交流电源AC输入的交流电压Vac经整流电路1整流后，得到一个整流后的直流母线电压Vin。当使用可控硅调光器8进行调光时，可控硅调光器8通过改变导通角的方式来实现调光。当可控硅调光器8阻断输入的交流电压Vac时， Vin为零，则流入到功率变换电路的能量也为零。当可控硅调光器8导通时，Vin 电压不为零，控制电路6或驱动芯片9开始工作，从而向LED灯组(即负载5) 提供能量。通过改变可控硅调光器8的导通角以控制流入到功率变换电路的能量和负载5的平均电流大小，实现调光效果。泄放电路10用以提供泄放路径。
综上所述，本实施所提供的数字低通滤波器4’由于采用更易被集成的电器件，能基于预设时钟频率将所获取的模拟采样信号的电压Vcs与预设参考电压 Vref的差值进行数字化处理转换成1-bit位的数字信号SEL+，并通过一数模转换模块42将所述1-bit位的数字信号SEL+转换成一过滤后的模拟补偿信号 COMP，因此能替代现有的功率变换器的控制环路中的Gm-C滤波器，以避免 Gm-C滤波器中的电容量较大的滤波电容无法与功率变换器的控制环路集成在一起的问题，解决了功率变换器的电路集成度低的问题，同时简化了功率变换器的控制电路外接滤波电容的复杂度和提高了功率变换器的电路稳定性。本实施例的功率变换器的控制电路以及功率变换器均基于本实施例的数字低通滤波器4’来实现，减少芯片外围器件，且电路相对稳定。本实施所提供的方案，系统带宽固定，适用于需要系统带宽很小的应用场合(即需要系统带宽远小于工频频率的场合)。
实施例二
由于实施例一所提供的方案中，系统带宽固定，仅能满足系统带宽很小的应用场合(如图1所示高PF buck，需要系统带宽远小于工频频率)的需求，且由于受到系统带宽的限制，系统的动态响应很慢(例如，Vref突然变化，CS跟随并最终达到Vref所需时间很长。
为了克服实施例一所提供的方案中的缺陷，请参考图11～15，本实施例提供一种数字低通滤波器及其应用的功率变换器的控制电路、功率变换器，其核心在于，通过判断当前时段输入信号(CS、Vref)差值的平均值大小，动态调节图3中的第一加减法计数器421的有效位数或者计数的时钟频率，以达到拓宽系统带宽、加快系统动态响应的目的。且CS与Vref差值的平均值越大，第一加减法计数器421输出的二进制数字信号的有效位数越小，或者计数频率越高，相应的系统带宽越宽，系统动态响应速度越快，稳态情况下，CS与Vref差值的平均值趋于0，此时第一加减法计数器421的有效位数不变，因此不会牺牲稳态精度。由此，可以解决实施例一的方案中存在的系统带宽固定、系统的动态响应很慢(例如，Vref突然变化，CS跟随并最终达到Vref所需时间)的问题。
请参考图11～15，本实施例的数字低通滤波器4’也包括全差分sigma-delta 调制器41和数模转换模块42。所述全差分sigma-delta调制器41用于在固定频率的第一时钟信号CLK的控制下(即按照基于固定频率的第一时钟信号CLK 而设置的单位时长)，将所述模拟采样信号CS的电压VCS与预设参考电压Vref 进行数字处理，并输出1-bit位的数字信号SEL+及其反相信号SEL-。所述数模转换模块42包括第一加减法计数器421和N-bit位的数模转换器422。第一加减法计数器421的输入端连接全差分sigma-delta调制器41的输出端，N-bit位的数模转换器422的输入端连接第一加减法计数器421的输出端，N-bit位的数模转换器422接收所述第一加减法计数器421输出的N-bit位的数字信号Q<N-1:0> 而输出所述模拟补偿信号COMP。所述全差分sigma-delta调制器41的内部电路结构可以与实施例一中的全差分sigma-delta调制器相同，在此不再赘述。本实施例的N-bit位的数模转换器422可以和实施例一中的N-bit位的数模转换器422 完全相同，在此不再详述。
本实施例的数字低通滤波器4’与实施例一的数字低通滤波器4’的区别在于，还包括采样模块44和带宽调制电路43，采样模块44接收预设时间段模拟采样信号CS的电压Vcs与预设参考电压Vref的差值，输出该预设时间段差值的平均值信号；带宽调制电路43相应的输入端分别连接采样模块44的输出端，以接收所述平均值信号，依据所述平均值信号而动态调节所述数模转换模块42 的响应速度。
可选地，本实施例的数字低通滤波器4’还可以包括定时电路45，所述定时电路45用于控制所述采样模块44接收预设时间段的所述全差分sigma-delta调制器41输出的1-bit位的数字信号SEL+，并同步控制所述带宽调制电路43当前调节的所述数模转换模块42的响应速度，或者，所述定时电路45仅控制所述带宽调制电路43当前调节的所述数模转换模块42的响应速度。
请参考图11，作为一种具体示例，本实施例的数字低通滤波器4’中，所述带宽调制电路425依据所述平均值信号D<M-1:0>，通过调节所述数模转换模块 42的有效位数而动态调节所述数模转换模块42的响应速度。也就是说，第一加减法计数器421的计数时钟频率固定，但有效位数动态变化。此外，所述数字低通滤波器4’还包括定时电路45，所述定时电路45用于控制所述采样模块44 接收预设时间段的所述全差分sigma-delta调制器41输出的1-bit位的数字信号SEL+，并同步控制所述带宽调制电路43当前调节的所述数模转换模块42的响应速度。
具体地，定时电路45用于产生具有固定周期的复位信号Reset及刷新信号Refresh，且所述复位信号Reset及刷新信号Refresh的周期相同但相位不同。例如刷新信号Refresh领先复位信号Reset一个固定相位。复位信号Reset及刷新信号Refresh的所述固定周期可由定时电路45内部的固定延时电路产生，也可借由外部输入的具有固定周期的其它信号间接产生，所述固定周期远大于全差分sigma-delta调制器41输出的1-bit位的数字信号SEL+的周期，即远大于模拟采样信号CS或预设参考电压Vref的周期。采样模块44与所述定时电路45相连，用于接收所述定时电路45输出的复位信号Reset，并在所述复位信号Reset 有效时复位，以及，在所述复位信号Reset无效时，用于以预设单位时长接收所述1-bit位的数字信号SEL+并输出二进制形式的M-bit位的数字信号D<M-1:0> (即预设时间段差值的平均值信号)，M为≥1的整数。采样模块44可以为第二加减法计数器，可以在复位信号Reset无效时，按照一频率固定的第一时钟信号 CLK设置所述预设单位时长，以对其所接收所述1-bit位的数字信号SEL+进行累计计数并输出计数结果为M-bit位的数字信号D<M-1:0>，在计数期间，当所采样的1-bit位的数字信号SEL+为高电平时，所述第二加减法计数器执行加法操作，当所采样的1-bit位的数字信号SEL+为低电平时，所述第二加减法计数器执行减法操作。每个加法操作或减法操作后的累计数值以二进制形式的M-bit 位的数字信号D<M-1:0>输出至带宽调制电路43。其中数字信号D<M-1:0>的最高位为符号位。即在第一时钟信号CLK的控制下，所述第二加减法计数器的计数与全差分sigma-delta调制器41输出所述1-bit位的数字信号SEL+同步。带宽调制电路43分别与所述采样模块44和所述定时电路45相连，用于根据所述采样模块44输出的数字信号D<M-1:0>(即平均值信号)产生对应的用于控制所述第一加减法计数器421输出的有效位数P的逻辑控制信号S<K-1:0>，并在所述刷新信号Refresh有效时，刷新其输出的逻辑控制信号S<K-1:0>，所述逻辑控制信号S<K-1:0>为K位二进制数字信号，且当刷新信号Refresh有效时，带宽调制电路43才刷新其输出的逻辑控制信号S<K-1:0>。其中，逻辑控制信号 S<K-1:0>与刷新信号Refresh有效时的采样模块44的输出D<M-1:0>的绝对值大小有关，该时刻D<M-1:0>的绝对值越大，逻辑控制信号S<K-1:0>控制第一加减法计数器421的有效位数P越小。相应地，第一加减法计数器421用于在所述第一时钟信号CLK和所述逻辑控制信号S<K-1:0>的共同控制下，将接收到的 1-bit位的数字信号SEL+进行累计计数，并输出相应的数字信号Q<N-1:0>，具体地，在计数期间，第一加减法计数器421按照所述第一时钟信号CLK采样所述输入信号SEL，且当所采样的所述输入信号SEL为高电平时，执行加法操作，当所采样的所述输入信号SEL为低电平时，执行减法操作，并将每个加法操作或减法操作后的累计数值以N位二进制的数字信号Q<N-1:0>输出。其中， Q<N-1:0>为N位二进制数字信号，第一加减法计数器421输出的二进制信号 Q<N-1:0>中的有效位数P受逻辑控制信号S<K-1:0>控制，当有效位数P小于N 时，Q<N-P-1:0>为无效位，均输出为0，Q<N-1:N-P>构成的新计数器，以根据 1-bit位的数字信号SEL+，在第一时钟信号CLK的控制下进行加法或减法计数。也可以说，当第一加减法计数器421的有效位数P小于其总输出位数N时，第一加减法计数器421输出信号Q<N-1:0>的0～N-P-1位为无效位，0～N-P-1位上均输出为0，信号Q<N-1:0>的N-P～M-1位为有效位，N-P～N-1位用于按照所述单位时长(即第一时钟信号CLK)对所述1-bit位的数字信号SEL+进行累计计数。该示例的带宽调制电路43能够当前时段输入信号SEL的大小，动态调节第一加减法计数器421的有效位数P，以达到加快系统动态响应的目的。即1-bit 位的数字信号SEL+的平均值(即数字信号D<M-1:0>，其反应了模拟采样信号 CS的电压Vcs与预设参考电压Vref的差值的变化)的绝对值越大，第一加减法计数器421的有效位数P越小，相应的系统太宽越宽，动态响应速度越快。稳态情况下，输入信号SEL+的平均值的绝对值趋于0，此时第一加减法计数器421 的有效位数P不变，因此不会牺牲稳态精度。本具体示例中，第一加减法计数器421的计数、第二加减法计数器的计数以及全差分sigma-delta调制器的输出均同步。
请参考图12，其中一种能够产生用于控制第一加减法计数器421的有效位数P的逻辑控制信号S<K-1:0>的带宽调制电路43的示例电路包括：M-bit锁存器(也可以称为M-bit位的锁存器)U0，K-1个或门U1_1、U1_2、…、U1_K-1，以及，K个反相器U2_0、U2_1、…、U2_K-1，其中，M-bit锁存器U0的输入端耦接采样模块44和定时电路45，并具有M个输出端，在定时电路45输出的刷新信号Refresh有效时分别输出二进制形式的数字信号L<0>、….、L<M-1>。反相器U2_K-1的输入端连接M-bit锁存器U0的第M个输出端，以将L<M-1> 反相并输出为逻辑控制信号S<K-1:0>的最高位(即第K位)S<K-1>。或门U1_1 的一个输入端连接M-bit锁存器U0的第M个输出端以接入L<M-1>，另一个输入端连接M-bit锁存器U0的第M-1个输出端以接入L<M-2>，反相器U2_K-2 的输入端连接或门U1_1的输出端，以将或门U1_1的输出信号反相并输出为逻辑控制信号S<K-1:0>的次高位(即第K-1位)S<K-2>。或门U1_2的一个输入端连接或门U1_1的输出端以接入或门U1_1的输出，另一个输入端连接M-bit 锁存器U0的第M-2个输出端以接入L<M-3>，反相器U2_K-2的输入端连接或门U1_2的输出端，以将或门U1_2的输出信号反相并输出为逻辑控制信号 S<K-1:0>的第K-2位S<K-3>。依次类推，实现其余或门U1_i、反相器U2_K-i-1 和M-bit锁存器U0的第M-i个输出端(提供信号L<M-i-1>)的连接，以输出为逻辑控制信号S<K-1:0>的第K-i位S<K-i+1>，直至，或门U1_K-1的一个输入端连接或门U1_K-2的输出端以接入或门U1_K-2的输出，另一个输入端连接M-bit 锁存器U0的第M-K+1个输出端以接入L<M-K>，反相器U2_0的输入端连接或门U1_K-2的输出端，以将或门U1_K-2的输出信号反相并输出为逻辑控制信号 S<K-1:0>的第1位S<0>。
请参考图13，作为另一种具体示例，本实施例的数字低通滤波器4’中，所述带宽调制电路425依据所述平均值信号D<M-1:0>，通过调节所述数模转换模块42的时钟频率而动态调节所述数模转换模块42的响应速度。也就是说，第一加减法计数器421的有效位数不变，但计数时钟频率动态调整。所述数字低通滤波器4’还包括定时电路45，所述定时电路45用于控制所述采样模块44接收预设时间段的所述全差分sigma-delta调制器41输出的1-bit位的数字信号 SEL+，并同步控制所述带宽调制电路43当前调节的所述数模转换模块42的响应速度。具体地，定时电路45用于产生具有固定周期的复位信号Reset及刷新信号Refresh，且所述复位信号Reset及刷新信号Refresh的周期相同但相位不同。采样模块44与所述定时电路45相连，用于接收所述定时电路45输出的复位信号Reset，并在所述复位信号Reset有效时复位，以及，在所述复位信号Reset 无效时，用于以预设单位时长接收所述1-bit位的数字信号SEL+并输出二进制形式的M-bit位的数字信号D<M-1:0>(即预设时间段模拟采样信号CS的电压 Vcs与预设参考电压Vref的差值的平均值信号)，M为≥1的整数。采样模块44 可以为第二加减法计数器，可以在复位信号Reset无效时，按照一频率固定的第一时钟信号CLK设置所述预设单位时长，以对其所接收所述1-bit位的数字信号 SEL+进行累计计数并输出计数结果为M-bit位的数字信号D<M-1:0>，在计数期间，当所采样的1-bit位的数字信号SEL+为高电平时，所述第二加减法计数器执行加法操作，当所采样的1-bit位的数字信号SEL+为低电平时，所述第二加减法计数器执行减法操作。每个加法操作或减法操作后的累计数值以二进制形式的M-bit位的数字信号D<M-1:0>输出至带宽调制电路43。其中数字信号 D<M-1:0>的最高位为符号位。带宽调制电路43分别与所述采样模块44和所述定时电路45相连，用于根据所述采样模块44输出的数字信号D<M-1:0>产生对应的用于控制所述第一加减法计数器421的计数频率的逻辑控制信号(即第二时钟信号)CLK2，并在所述刷新信号Refresh有效时输出所述第二时钟信号 CLK2至第一加减计数器421，即只有当刷新信号Refresh有效时，带宽调制电路43才刷新其的输出的第二时钟信号CLK2。其中，第二时钟信号CLK2的频率与刷新信号Refresh有效时的采样模块44的输出D<M-1:0>的绝对值大小有关，该时刻D<M-1:0>的绝对值越大，对应的第二时钟信号CLK2的频率越高。相应地，第一加减法计数器421用于在所述第二时钟信号CLK2的控制下，将接收到的1-bit位的数字信号SEL+进行累计计数，并输出相应的数字信号 Q<N-1:0>。该示例的带宽调制电路43能够当前时段的1-bit位的数字信号SEL+ 的大小，动态调节第一加减法计数器421用于累积计数的时钟频率，以达到加快系统动态响应的目的。1-bit位的数字信号SEL+的平均值的绝对值越大，第一加减法计数器421用于累积计数的时钟频率越高，相应的系统太宽越宽，动态响应速度越快。稳态情况下，1-bit位的数字信号SEL+的平均值的绝对值趋于0，此时第一加减法计数器421用于累积计数的时钟频率不变，因此不会牺牲稳态精度。本具体示例中，在第一时钟信号CLK的控制下，所述第二加减法计数器的计数与全差分sigma-delta调制器41输出所述1-bit位的数字信号SEL+同步。
请参考图14，一种能够产生用于控制第一加减法计数器421的计数频率的第二时钟信号CLK2的带宽调制电路43的示例电路包括：M-bit锁存器U0，K-1 个或门U1_1、U1_2、…、U1_K-1，K个反相器U2，K-1个与门U3_1、U3_2、…、U3_K-1，K个半时钟周期发生器U4_1、…、U4_K，K+1个三端开关U5_1、…、 U5_K+1以及一个振荡器U6。其中，每个三端开关具有控制端、开关通路一端和开关通路另一端，M-bit锁存器U0的输入端耦接采样模块44和定时电路45，并具有M个输出端，在定时电路45输出的刷新信号Refresh有效时，刷新其输出而分别输出二进制形式的数字信号L<0>、….、L<M-1>。振荡器U3和K个半时钟周期发生器U4_1、…、U4_K依次连接(即前一个半时钟周期发生器的输出端连接后一个半时钟周期发生器的输入端)。M-bit锁存器U0的第M个输出端连接三端开关U5_1的控制端，以使得数字信号L<M-1>控制三端开关U5_1 的导通和断开。三端开关U5_1的开关通路一端连接振荡器U6和半时钟周期发生器U4_1的连接节点(即连接振荡器U6的输出端和时钟周期发生器U4_1的输入端)，三端开关U5_1的开关通路另一端与其他三端开关的另一端连接并形成带宽调制电路43的输出端，以输出第二时钟信号CLK2。M-bit锁存器U0的第M个输出端还连接反相器U2_1的输入端以及或门U1_1的一个输入端，以向反相器U2_1和或门U1_1提供数字信号L<M-1>；反相器U2_1的输出端连接与门U3_1的一个输入端，M-bit锁存器U0的第M-1个输出端连接或门U1_1的另一输入端以及与门U3_1的另一个输入端，以向或门U1_1和与门U3_1提供数字信号L<M-2>；或门U1_1的输出端连接反相器U2_2、或门U1_2的一个输入端；与门U3_1的输出端连接三端开关U5_2的控制端，三端开关U5_2的开关通路一端连接半时钟周期发生器U4_1和半时钟周期发生器U4_2的连接节点 (即连接U4_1的输出端和U4_2的输入端)，以控制三端开关U5_2的导通和断开。依次类推，当i大于1小于K时，或门U1_i-1输出端连接反相器U2_i的输入端和或门U1_i的一个输入端；M-bit锁存器U0的第M-i+1个输出端连接或门 U1_i-1的另一个输入端以及与门U3_i-1的另一个输入端，以向或门U1_i-1及与门U3_i-1提供数字信号L<M-i>，与门U3_i-1的输出端连接三端开关U5_i的控制端，三端开关U5_i的开关通路一端连接半时钟周期发生器U4_i-1和半时钟周期发生器U4_i的连接节点(即连接U4_i-1的输出端和U4_i的输入端)，此时当 i＝K-1时，或门U1_K-2输出端连接反相器U2_K-1的输入端和或门U1_K-1的一个输入端，M-bit锁存器U0的第M-K个输出端连接或门U1_K-2的另一个输入端以及与门U3_K-2的另一个输入端，以向或门U1_K-2及与门U3_K-2提供数字信号L<M-K+1>，与门U3_K-2的输出端连接三端开关U5_K-1的控制端，三端开关U5_K-1的开关通路一端连接半时钟周期发生器U4_K-2和半时钟周期发生器U4_K-1的连接节点。此外，或门U1_K-1输出端连接反相器U2_K的输入端，M-bit锁存器U0的第M-K+1个输出端连接或门U1_K-1的另一个输入端以及与门U3_K-1的另一个输入端，以向或门U1_K-1及与门U3_K-1提供数字信号L<M-K>，与门U3_K-1的输出端连接三端开关U5_K的控制端，三端开关 U5_K的开关通路一端连接半时钟周期发生器U4_K-1和半时钟周期发生器 U4_K的连接节点；反相器U2_K的输出端连接三端开关U5_K+1的控制端，三端开关U5_K+1的开关通路一端连接半时钟周期发生器U4_K的一端，三端开关U5_K+1的开关通路另一端连接其他所有三端开关的开关通路另一端，作为第二时钟信号CLK2的输出端。
请参考图15，作为又一种具体示例，本实施例的数字低通滤波器4’中，所述带宽调制电路425依据模拟采样信号CS的电压Vcs与预设参考电压Vref的差值的平均值信号D<M-1:0>，通过调节所述数模转换模块42的有效位数和时钟频率而动态调节所述数模转换模块42的响应速度。也就是说，第一加减法计数器421的有效位数和计数时钟频率均在动态调整。所述数字低通滤波器4’还包括定时电路45，所述定时电路45用于控制所述采样模块44接收预设时间段的所述全差分sigma-delta调制器41输出的1-bit位的数字信号SEL+，并同步控制所述带宽调制电路43当前调节的所述数模转换模块42的响应速度。具体地，定时电路45用于产生具有固定周期的复位信号Reset及刷新信号Refresh，且所述复位信号Reset及刷新信号Refresh的周期相同但相位不同。采样模块44与所述定时电路45相连，用于接收所述定时电路45输出的复位信号Reset，并在所述复位信号Reset有效时复位，以及，在所述复位信号Reset无效时，用于以预设单位时长接收所述1-bit位的数字信号SEL+并输出二进制形式的M-bit位的数字信号D<M-1:0>(即所述平均值信号)，M为≥1的整数。采样模块44可以为第二加减法计数器，可以在复位信号Reset无效时，按照一频率固定的第一时钟信号CLK设置所述预设单位时长，以对其所接收所述1-bit位的数字信号SEL+ 进行累计计数并输出计数结果为M-bit位的数字信号D<M-1:0>，在计数期间，当所采样的1-bit位的数字信号SEL+为高电平时，所述第二加减法计数器执行加法操作，当所采样的1-bit位的数字信号SEL+为低电平时，所述第二加减法计数器执行减法操作。每个加法操作或减法操作后的累计数值以二进制形式的 M-bit位的数字信号D<M-1:0>输出至带宽调制电路43。其中数字信号D<M-1:0> 的最高位为符号位。带宽调制电路43分别与所述采样模块44和所述定时电路45相连，用于根据所述采样模块44输出的数字信号D<M-1:0>产生对应的用于控制所述第一加减法计数器421的计数频率的逻辑控制信号(即第二时钟信号) CLK2以及用于控制所述第一加减法计数器421的有效位数的逻辑控制信号 S<K-1:0>，并在所述刷新信号Refresh有效时刷新输出，以提供所述第二时钟信号CLK2和逻辑控制信号S<K-1:0>至第一加减计数器421，即只有当刷新信号 Refresh有效时，带宽调制电路43才刷新其的输出的第二时钟信号CLK2和逻辑控制信号S<K-1:0>。其中，第二时钟信号CLK2的频率、逻辑控制信号S<K-1:0>均与刷新信号Refresh有效时的采样模块44的输出D<M-1:0>的绝对值大小有关，该时刻D<M-1:0>的绝对值越大，对应的第二时钟信号CLK2的频率越高，逻辑控制信号S<K-1:0>控制第一加减法计数器421的有效位数P越小。相应地，第一加减法计数器421用于在所述第二时钟信号CLK2和逻辑控制信号 S<K-1:0>的同时控制下，将接收到的1-bit位的数字信号SEL+进行累计计数，并输出相应的数字信号Q<N-1:0>。该示例的带宽调制电路43能够当前时段的 1-bit位的数字信号SEL+的大小，动态调节第一加减法计数器421用于累积计数的时钟频率和有效位数，以达到加快系统动态响应的目的。即1-bit位的数字信号SEL+的平均值的绝对值越大，第一加减法计数器421用于累积计数的时钟频率越高，第一加减法计数器421累积计数的结果中的有效位数P越小，相应的系统太宽越宽，动态响应速度越快。稳态情况下，1-bit位的数字信号SEL+的平均值的绝对值趋于0，此时第一加减法计数器421的有效位数P不变和用于累积计数的时钟频率不变，因此不会牺牲稳态精度。本具体示例中，第二加减法计数器的计数和全差分sigma-delta调制器的输出同步。本具体示例的数字低通滤波器4’，相对于图11和13示例的数字低通滤波器4’，动态响应性能更高。
此外，需要说明的是，图15所示例的数字低通滤波器4’中的带宽调制电路 43可以由图12所示例的带宽调制电路和图14所示例的带宽调制电路组合而成，具体包括：一个M-bit锁存器U0，K个或门U1_0、U1_1、U1_2、…、U1_K-1， K+1个反相器U2、U2_0、U2_1、…、U2_K-1，一个振荡器U3，K个半时钟周期发生器U4_1、…、U4_K以及K+1个三端开关U5_1、…、U5_K。这些元件的连接关系如同上文中对图12所示例的带宽调制电路和图14所示例的带宽调制电路描述，在此不再详述。
请继续参考图11～15，本实施例的数字低通滤波器4’还包括振荡器40，所述振荡器40与所述全差分sigma-delta调制器41和采样模块44相连，用于向所述全差分sigma-delta调制器41、采样模块44分别提供频率固定的第一时钟信号 CLK，以控制采样模块44的采样以及全差分sigma-delta调制器的输出同步。可选地，振荡器40还与第一加减法计数器421相连，以向第一加减法计数器421 提供其所需的第一时钟信号CLK，以控制第一加减法计数器421的计数、采样模块44的采样以及全差分sigma-delta调制器的输出均同步。
本实施例的数字低通滤波器4’，能够用做任何需要积分环节的电路中的积分环节，其能够通过判断当前时段的两个输入信号(CS、Vref)差值的平均值的绝对值大小，动态调节系统带宽和系统动态响应速度的目的。输入信号CS与 Vref差值的平均值越大，相应的系统带宽越宽，动态响应速度越快。稳态情况下，CS与Vref差值的平均值趋于0，不会牺牲稳态精度。
请参考图7至9，本实施例也提供一种功率变换器的控制电路6，该控制电路6包括本实施例所述的数字低通滤波器4’以及与所述数字低通滤波器4’相连的控制单元2；所述控制单元2用于基于所述数字低通滤波器4’输出的过滤后的模拟补偿信号COMP控制所述功率变换器中的功率管M1的工作状态。请参考图8，本实施例的控制电路6应用到功率变换器和负载5所在的线路回路上后的具体电路连接关系如下：交流输入电源AC与功率变换器的整流电路1的输入端相连，整流电路1包括整流桥和输入滤波电容C1，功率变换器的功率变换电路 3的两个输入端与输入滤波电容C1的两端相连，功率变换电路3的两个输出端分别接负载5的两端，控制电路6的输出连接到功率变换电路3中的功率管M1 的栅极(未图示)。其工作原理为：交流输入电源AC经整流电路1整流滤波后，得到一个直流母线电压Vin，功率变换电路3将直流母线电压Vin转换成相应的电压提供给负载5，控制电路6驱动功率变换电路3中的功率管M1的开关，从而维持经过负载5的恒定电流(即功率变换器3恒流输出)或者维持负载5上的恒定电压(即功率变换器3恒压输出)。本实施例的控制电路6也可以包括采样电路7，且控制单元2和采样电路7的内部电路结构可以与实施例一相同，在此不再详述。
请参考图8和图9，本实施例还提供一种功率变换器，包括：整流电路1、功率变换电路3以及采用上述各示例所提供的功率变换器的控制电路6。整流电路1用于将所接入的交流电AC进行整流处理并输出至供电母线；功率变换电路位于负载5所在的线路回路上，用于将所述整流电路1的输出转换成负载5所需的供电；控制电路6用于控制所述功率变换电路3的输出以驱动负载5工作。
由于上述本实施例的各示例所提供的数字低通滤波器4’可以和控制电路6 中控制单元2、采样电路7集成在同一个驱动芯片中，或者，和功率变换电路3 以及控制电路6中控制单元2、采样电路7集成在同一个驱动芯片中，或者，仅和控制电路6中控制单元2集成在同一个驱动芯片中。所以，请参阅图10，本实施例还提供一种功率变换器的驱动芯片9，所述驱动芯片9包括数字低通滤波器4’、控制单元2。可选地，所述驱动芯片9还可以包括功率变换电路3和/或采样电路7。
作为一种具体示例，请继续参阅图10，本实施例的功率变换器包括整流电路1、驱动芯片9、采样电路7和功率变换电路(未图示)。功率变换电路具有功率管M1，且该功率变换电路可以是不包含电感的线性电源转换电路，或者是包括电感L的开关电源电路。所述驱动芯片9包含多个引脚，其中，所述引脚包括：用于采集模拟采样信号CS的第一引脚(CS)、用于接地的第二引脚(GND，未图示)、用于连接功率管M1的栅极以向功率管M1输出驱动信号的第三引脚 (DRV)，以及接入直流母线电压Vin的第四引脚(Vin)等。其中，所述第一引脚(CS)可基于如图9及其相应描述所示连接采样电路7。
本实施例的功率变换器适用于任何闭环控制的开关电源或线性LED驱动电源，即可以满足任意需要交流电转直流电以向负载供电的系统的设计需求。以应用于可调光LED照明系统为例，请参考图9和图10，所述功率变换器还包括可控硅调光器(Dimmer)8和泄放电路10,负载5为LED灯组，可控硅调光器 (Dimmer)8串联在交流电源AC和整流电路1之间，泄放电路10与负载5并联。交流电源AC输入的交流电压Vac经整流电路1整流后，得到一个整流后的直流母线电压Vin。当使用可控硅调光器8进行调光时，可控硅调光器8通过改变导通角的方式来实现调光。当可控硅调光器8阻断输入的交流电压Vac时， Vin为零，则流入到功率变换电路3的能量也为零。当可控硅调光器8导通时， Vin电压不为零，控制电路6或驱动芯片9开始工作，从而向LED灯组(即负载5)提供能量。此类功率变换器，可通过改变可控硅调光器9的导通角以控制流入到功率变换电路3的能量和负载5的平均电流大小，实现负载的调光。
综上所述，本实施例所提供的数字低通滤波器，由于带宽调制电路可以基于采样模块对所获取的模拟采样信号的电压与预设参考电压的差值的采样结果来控制第一加减计数器的计数时钟频率可变和/或计数结果的有效位数可变，进而生成相应的模拟补偿信号COMP，因此，在解决功率变换器的电路集成度低、驱动电路外接大的滤波电容的复杂度等问题的基础上，还提高了系统的动态响应性能。本实施例的功率变换器的控制电路和功率变换器，均可以基于本实施所提供的数字低通滤波器来实现，由此，系统带宽宽，系统动态响应速度快，能够适用于系统带宽相对较大的应用场合。
显然，本领域的技术人员可以对实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (18)

1.一种数字低通滤波器，应用于功率变换器的环路控制，其特征在于，所述数字低通滤波器用于将所获取的模拟采样信号的电压与预设参考电压的差值进行数字化处理转换成1-bit位的数字信号，并通过一数模转换模块将所述1-bit位的数字信号转换成一过滤后的模拟补偿信号。
2.根据权利要求1所述的数字低通滤波器，其特征在于，所述数字低通滤波器包括：
全差分sigma-delta调制器，用于以单位时长将所述模拟采样信号的电压与预设参考电压的差值进行数字处理，并输出1-bit位的数字信号；
数模转换模块，与所述全差分sigma-delta调制器耦接，用于将所述1-bit位的数字信号转换成所述模拟补偿信号。
3.根据权利要求2所述的数字低通滤波器，其特征在于，所述全差分sigma-delta调制器包括：
全差分积分器，具有两输入端，分别与所述模拟采样信号的电压以及预设参考电压耦接，具有两输出端；
锁存比较器，具有两输入端，分别与所述全差分积分器两输出端连接，以单位时长输出所述1-bit位的数字信号；
模拟信号处理模块，包括两数模转换子模块，分别接收所述1-bit数字信号和所述1-bit数字信号的反相信号并分别输出第一模拟信号和第二模拟信号，其中，一所述数模转换子模块还将所述模拟采样信号的电压与所述第二模拟信号运算处理后输入至所述全差分积分器的一端，另一所述数模转换子模块还将所述预设参考电压与所述第一模拟信号运算处理后输入至所述全差分积分器的另一输入端。
4.根据权利要求2所述的数字低通滤波器，其特征在于，所述数模转换模块包括：
第一加减法计数器，以预设单位时长接收所述1-bit位的数字信号并输出N-bit位的数字信号；
N-bit位的数模转换器，接收所述第一加减法计数器输出的N-bit位的数字信号而输出所述模拟补偿信号。
5.根据权利要求2所述的数字低通滤波器，其特征在于，所述数字低通滤波器还包括：
采样模块，接收预设时间段模拟采样信号的电压与预设参考电压的差值，输出该预设时间段差值的平均值信号；
带宽调制电路，接收所述平均值信号，依据所述平均值信号而动态调节所述数模转换模块的响应速度。
6.根据权利要求5所述的数字低通滤波器，其特征在于，所述采样模块接收预设时间段内所述全差分sigma-delta调制器输出的1-bit位的数字信号，输出该预设时间段差值的平均值信号。
7.根据权利要求5所述的数字低通滤波器，其特征在于，所述数字低通滤波器还包括：
定时电路，所述定时电路控制所述采样模块接收预设时间段的所述全差分sigma-delta调制器输出的1-bit位的数字信号。
8.根据权利要求7所述的数字低通滤波器，其特征在于，所述定时电路同步控制所述带宽调制电路当前调节的所述数模转换模块的响应速度。
9.根据权利要求5所述的数字低通滤波器，其特征在于，所述数字低通滤波器还包括：
定时电路，所述定时电路控制所述带宽调制电路当前调节的所述数模转换模块的响应速度。
10.根据权利要求5所述的数字低通滤波器，其特征在于，所述带宽调制电路依据所述平均值信号，通过调节所述数模转换模块的时钟频率而动态调节所述数模转换模块的响应速度。
11.根据权利要求5所述的数字低通滤波器，其特征在于，所述带宽调制电路依据所述平均值信号，通过调节所述数模转换模块的有效位数而动态调节所述数模转换模块的响应速度。
12.根据权利要求5～11任一所述的数字低通滤波器，其特征在于，所述采样模块为第二加减法计数器。
13.根据权利要求12所述的数字低通滤波器，其特征在于，所述第二加减法计数器的计数与全差分sigma-delta调制器输出所述1-bit位的数字信号同步。
14.一种功率变换器的控制电路，用于控制功率变换器的输出以驱动负载，其特征在于，该控制电路包括：权利要求1～13中任一项所述的数字低通滤波器以及与所述数字低通滤波器相连的控制单元；所述控制单元用于基于所述数字低通滤波器输出的过滤后的模拟补偿信号控制所述功率变换器中的功率管的工作状态。
15.根据权利要求14所述的控制电路，其特征在于，所述控制单元包括：采样电路，采样功率变换器中的模拟采样信号，该模拟采样信号输入至所述数字低通滤波器的一输入端；
一预设参考电压信号输入至所述数字低通滤波器的另一输入端；
所述数字低通滤波器基于所述模拟采样信号与所述预设参考电压信号的差值输出过滤后的模拟补偿信号；所述控制单元接收所述模拟补偿信号；
所述采样电路、所述数字低通滤波器和所述控制单元构成控制环路而控制所述功率变换器的输出趋向于预设值，以维持所述功率变换器的输出稳定。
16.根据权利要求15所述的控制电路，其特征在于，所述数字低通滤波器还包括：
采样模块，采样所述数字低通滤波器输入的预设时间段内所述模拟采样信号与所述预设参考电压信号的差值的平均值；
带宽调制电路，所述带宽调制电路依据所述平均值而调节数字低通滤波器的响应速度而自适应调节所述控制环路带宽。
17.一种功率变换器的驱动芯片，其特征在于，包括如权利要求1～13中任一项所述的数字低通滤波器。
18.一种功率变换器，其特征在于，包括：
整流电路，用于将所接入的交流电进行整流处理并输出至供电母线；
功率变换电路，位于负载所在的线路回路上，用于将所述整流电路的输出转换成负载所需的供电；
如权利要求14～16中任一项所述的功率变换器的控制电路，用于控制所述功率变换电路的输出以驱动负载工作。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110445353A (zh) * 2018-09-05 2019-11-12 上海晶丰明源半导体股份有限公司 数字低通滤波器、功率变换器及其控制电路和驱动芯片
CN115529052A (zh) * 2022-09-28 2022-12-27 苏州浪潮智能科技有限公司 一种高频数字信号降频调制系统
CN110445353B (zh) * 2018-09-05 2024-10-01 上海晶丰明源半导体股份有限公司 数字低通滤波器、功率变换器及其控制电路和驱动芯片

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH689071A5 (de) * 1994-03-24 1998-08-31 Cerberus Ag Signalauswertungsschaltung fuer einen Bewegungsmelder.
TWI400989B (zh) * 2008-05-30 2013-07-01 Green Solution Technology Inc 發光二極體驅動電路及其控制器
CN102223741B (zh) * 2010-04-14 2015-01-21 日隆电子股份有限公司 应用在led驱动器的控制电路及方法
CN103269550B (zh) * 2013-06-04 2015-02-04 上海晶丰明源半导体有限公司 一种led电流纹波消除驱动电路
CN106341923B (zh) * 2016-04-29 2018-03-23 矽力杰半导体技术(杭州)有限公司 控制电路、控制方法和应用其的线性led驱动电路
CN107426881B (zh) * 2017-09-07 2023-09-22 上海晶丰明源半导体股份有限公司 积分器、led电流纹波消除电路和方法
CN107426880B (zh) * 2017-09-07 2023-04-18 上海晶丰明源半导体股份有限公司 Led电流纹波消除电路、方法及其芯片、led设备
CN107809604B (zh) * 2017-10-25 2020-11-06 天津大学 用于大面阵红外图像传感器的行通道读出电路
KR20190080763A (ko) * 2017-12-28 2019-07-08 미쓰미덴기가부시기가이샤 전원 장치, 반도체 집적 회로 및 리플 억제 방법
JP7256384B2 (ja) * 2019-06-05 2023-04-12 ミツミ電機株式会社 電源装置、半導体集積回路及びリップル抑制方法
US10622896B1 (en) * 2019-08-01 2020-04-14 Semiconductor Components Industries, Llc Methods and systems of a switching power converter for controlling average current and with frequency adjustment

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110445353A (zh) * 2018-09-05 2019-11-12 上海晶丰明源半导体股份有限公司 数字低通滤波器、功率变换器及其控制电路和驱动芯片
CN110445353B (zh) * 2018-09-05 2024-10-01 上海晶丰明源半导体股份有限公司 数字低通滤波器、功率变换器及其控制电路和驱动芯片
CN115529052A (zh) * 2022-09-28 2022-12-27 苏州浪潮智能科技有限公司 一种高频数字信号降频调制系统
CN115529052B (zh) * 2022-09-28 2024-04-30 苏州浪潮智能科技有限公司 一种高频数字信号降频调制系统

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