CN210985936U - 一种具有输出管保护的驱动电路 - Google Patents

Abstract

本实用新型涉及一种具有输出管保护的驱动电路，该驱动电路包括输入级、推挽驱动级、输出管保护电路和输出管控制电路；其中，输出管保护电路的第一输入端连接输入级，输出管保护电路的第二输入端连接推挽驱动级，输出管保护电路的输出端连接输出管控制电路；所述输入级用于向输出管保护电路输入信号；输出管保护电路用于采样推挽驱动级的电压和电流，并在该电压或电流存在异常时调整输出管控制电路的电压和电流。本实用新型的驱动电路的结构简单，保护迅速，可有效防止驱动输出管在负载过重(包括短路)时发生损毁。

Description

一种具有输出管保护的驱动电路

技术领域

本实用新型属于驱动芯片技术领域，具体地说，涉及一种具有输出管保护的驱动电路。

背景技术

在日常生活中，将功率型MOS管或IGBT管(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)用作输出级的功率装置越来越多，这些功率装置例如为：电动汽车、电动自行车、直流无刷电机、空调、冰箱、洗衣机和大功率开关电源、大功率交流逆变器等等。

一个功率型MOS管或IGBT管都需要对应至少一个驱动电路，无论是单管开路漏极输出级的功率装置还是半桥或全桥输出级的功率装置，都需要一个或多个驱动电路。其中，半桥输出级的功率装置需要两个驱动电路，全桥输出级的功率装置需要四个驱动电路。

由于功率型MOS管或IGBT管的栅极是电压驱动，且为容性负载，为了快速使功率管(MOS管或IGBT管)导通或截止，需要功率管的栅极电压迅速变化。功率管的栅极呈现容性阻抗，在栅极电压变化时，驱动电路的输出管需要足够的输出电流能力，但在栅极电压不变化时，驱动电路的输出管无需有输出电流能力。

而现有技术的驱动电路的结构复杂、且功率管的栅极电压不够迅速，而且在输出大电流时，驱动电路可能会使输出管在负载过重(包括短路)时发生损毁。

实用新型内容

有鉴于此，本实用新型提供一种结构简单且在输出大电流时能够防止输出管在负载过重(包括短路)时发生损毁的驱动电路，从而能在栅极电压变化时，驱动电路的输出管可以输出电流，在栅极电压不变化时，驱动电路的输出管不输出电流。

本实用新型的技术方案是：

本实用新型实施例提供了一种具有输出管保护的驱动电路，该驱动电路包括输入级、推挽驱动级、输出管保护电路和输出管控制电路；

其中，输出管保护电路的第一输入端连接输入级，输出管保护电路的第二输入端连接推挽驱动级，输出管保护电路的输出端连接输出管控制电路；

所述输入级用于向输出管保护电路输入信号；

输出管保护电路用于采样推挽驱动级的电压和电流，并在该电压或电流存在异常时调整输出管控制电路的电压和电流。

进一步的，所述输出管保护电路包括上、下输出管保护电路，所述输出管控制电路包括上、下输出管控制电路，所述推挽驱动级包括上、下输出管；

所述输入级的一端连接上输出管控制电路和下输出管控制电路；

上输出管控制电路的一端连接上输出管，下输出管控制电路的一端连接下输出管；

上输出管和输出管分别连接于该驱动电路的输出端；

上输出管保护电路的第一输入端连接输入级，上输出管保护电路的第二输入端连接该驱动电路的输出端，上输出管保护电路的输出端连接上输出管控制电路；

下输出管保护电路的第一输入端连接输入级，下输出管保护电路的第二输入端连接该驱动电路的输出端，下输出管保护电路的输出端连接下输出管控制电路。

进一步的，所述上输出管保护电路包括上升沿消隐装置、上输出管状态采集电路和第一保护控制装置；其中，所述上输出管状态采集电路包括第一电流采样装置、第一电压采样装置，第一判定装置和第一保护控制装置；

所述上升沿消隐装置的一端连接输入级，所述上升沿消隐装置的另一端连接第一保护控制装置；

第一电流采样装置的一端连接上输出管，第一电流采样装置的另一端连接第一判定装置；

第一电压采样电路的一端连接上输出管，第一电压采样电路的另一端连接第一判定装置；

所述第一判定装置的一端连接所述第一保护控制装置。

进一步的，所述上升沿消隐装置包括第一恒流充放电电路和第一迟滞比较器；所述第一恒流充放电电路的输出端连接第一迟滞比较器。

进一步的，所述第一恒流充放电电路包括第一PMOS管、第一NMOS管、第一电容器和第一恒流源；

其中，所述输入级的一端连接所述第一PMOS管、第一NMOS管的栅极；第一PMOS管的源极连接第一恒流源，第一NMOS管的源极接地；

第一PMOS管、第一NMOS管的漏极均连接第一电容；第一电容的一端连接第一迟滞比较器，第一电容的另一端接地；

所述第一迟滞比较器用于对第一电容输出的电压信号整形以得到上升沿消隐信号。

进一步的，所述第一电流采样装置包括第三PMOS管、第四PMOS管和第二电阻器；

所述第一电压采样装置包括第五PMOS管和第一电阻器；其中，第五PMOS管栅极通过第一电阻器连接第三PMOS管的漏极，该第三PMOS管的漏极连接该驱动电路的输出端,第五PMOS管的源极与第四PMOS管的漏极连接，第五PMOS管的漏极分别与第二电阻和第三NMOS管的栅极连接，第二电阻器的另一端接地；

所述第一判定装置包括第三NMOS管；其中，第三NMOS管的漏极连接第三恒流源，该第三NMOS管的漏极作为第一判定装置的输出；第三NMOS管的源极接地。

进一步的，所述下输出管保护电路包括下降沿消隐装置、下输出管状态采集电路和第二保护控制装置；其中，所述下输出管状态采集电路包括第二电流采样装置、第二电压采样装置和第二判定装置；

所述下降沿消隐装置的一端连接输入级，所述下降沿消隐装置的另一端连接第二保护控制装置；

第二电流采样装置的一端连接下输出管，第二电流采样装置的另一端连接第二判定装置；

第二电压采样电路的一端连接下输出管，第二电压采样电路的另一端连接第二判定装置；

所述第二判定装置的一端连接所述第二保护控制装置。

进一步的，所述下降沿消隐装置包括第二恒流充放电电路和第二迟滞比较器，所述第二恒流充放电电路的输出端连接第二迟滞比较器。

进一步的，所述第二恒流充放电电路包括反相器、第二PMOS管、第二NMOS管、第二电容和第二恒流源；

其中，反相器的一端连接输入级，反相器的另一端连接第二PMOS管、第二NMOS管的栅极；

第二PMOS管的源极连接第二恒流源，第二NMOS管的源极接地；

第二PMOS管、第二NMOS管的漏极均连接第二电容，该第二电容的一端连接第二迟滞比较器，第二电容的另一端接地；

所述第二迟滞比较器对第二电容输出的电压信号整形以得到下降沿消隐信号。

进一步的，所述第二电流采样装置包括第四NMOS管和第五NMOS管；其中，所述第四NMOS管作为推挽下输出管；

所述第二电压采样装置包括第六NMOS管、第三电阻和第四电阻；第六NMOS管的栅极通过第三电阻连接第四NMOS管的漏极，第四NMOS管的漏极连接该驱动电路的输出端,第六NMOS管的栅极作为第二电压采样装置的输入，第六NMOS管的源极与第五NMOS管的漏极连接，第六NMOS管的漏极分别与第四电阻和第六PMOS管的栅极连接；第四电阻的另一端接电源；

所述第二判定装置包括第六PMOS管；其中，第六PMOS管的漏极连接第四恒流源的输出端，第六PMOS管的漏极作为第二判定装置的输出，第六PMOS管的源极连接电源。

本实用新型提供的具有输出管保护的驱动电路，通过输出管保护电路的第一输入端连接输入级，输出管保护电路的第二输入端连接推挽驱动级，输出管保护电路的输出端连接输出管控制电路；输入级用于向输出管保护电路输入信号；输出管保护电路用于采样推挽驱动级的电压和/或电流，以调整输出管控制电路的电压和/或电流的大小，因此，该驱动电路的结构简单，保护迅速，可有效防止驱动输出管在负载过重(包括短路)时发生损毁。

附图说明

图1为现有技术中的具有输出管保护的驱动电路的原理图；

图2为本实用新型实施例提供的一种具有输出管保护的驱动电路的原理示意图；

图3为本实用新型实施例的第二上输出管保护电路的原理示意图；

图4为本实用新型实施例提供的一种上升沿消隐装置的原理示意图；

图5为本实用新型实施例提供的第一保护控制装置的电路示意图；

图6为本实用新型实施例提供的一种下降沿消隐装置的原理示意图；

图7为本实用新型实施例提供的一种上输出管状态采集电路的原理示意图；

图8为本实用新型实施例提供的一种下输出管状态采集电路的原理示意图；

图9为本实用新型实施例提供的一种上升沿驱动的波形示意图；

图10为本实用新型实施例提供的一种下降沿驱动的波形示意图。

图11为本实用新型实施例的输出管安全工作区示意图。

其中，101为第一输入级；102为第一上输出管控制电路；103为第一下输出管控制电路；104为第一上输出管保护电路；105为第一下管输出保护电路；111为第一上输出管，112为第一下输出管；

201为第二输入级；202为第二上输出管控制电路；203为第二下输出管控制电路；204 为第二上输出管保护电路；205为第二下输出管保护电路；211为第二上输出管，212为第二下输出管；

301为第一电流采样装置；302为第一电压采样装置；303为第一判定装置；311为上升沿消隐装置；321为第一保护控制装置；

IN为驱动电路的输入端，OUT为驱动电路的输出端；

U41为第一迟滞比较器，U51为反相器，U52为第二迟滞比较器；

I41为第一恒流源，I51为第二恒流源，I61为第三恒流源，I71为第四恒流源；

Q41为第一PMOS管，Q51为第二PMOS管，Q61为第三PMOS管，Q62为第四PMOS管，Q63为第五PMOS管，Q74为第六PMOS管；

Q42为第一NMOS管，Q52为第二NMOS管；Q64为第三NMOS管，Q71为第四NMOS管，Q72为第五NMOS管，Q73为第六NMOS管；

R61为第一电阻，R62为第二电阻，R71为第三电阻，R72为第四电阻；

C41为第一电容，C51为第二电容。

具体实施方式

下面结合附图所示的各实施方式对本实用新型进行详细说明，但应当说明的是，这些实施方式并非对本实用新型的限制，本领域普通技术人员根据这些实施方式所作的功能、方法、或者结构上的等效变换或替代，均属于本实用新型的保护范围之内。

在本说明书以及权利要求书中使用了某些词汇来指称特定的组件，而所属领域中具有通常知识者应可理解。硬件制造商可能会用不同的名词来称呼同一个组件，本说明书与后续的申请专利范围并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书以及权利要求书中所提到的“包括”为一开放式的用语，故应解释成“包括有但不限定于”，此外，“耦接”一词在此是包含任何直接与间接的电性连接手段。因此，若文中描述第一回路耦接于第二回路，则代表所述的第一回路可以直接电性连接在所述的第二回路，或通过其它电阻等元器件间接地连接至所述的第二回路等等。

图1为现有技术中的具有输出管保护的驱动电路的原理图；参见图1，很显然，第一上输出管保护电路104仅限制了第一上输出管111流过的电流，第一下输出管保护电路 105仅限制了第一下输出管112流过的电流。

实施例一具有输出管保护的驱动电路

图2为本实用新型实施例提供的一种具有输出管保护的驱动电路原理示意图；参见图2，本实施例的具有输出管保护的驱动电路，包括第二输入级201，(该第二输入级201一般包含有一般包含直流电压源、电流源、施密特、倒向器、电阻、电容等元器件，其为现有技术，不再赘述)，第二推挽驱动级、第二上输出管保护回路204、第二下输出管保护回路205、第二上输出管控制电路202(该第二上输出管控制电路202为栅驱动电路或者功率管驱动电路，一般由多级倒向器、施密特、RS触发器、电阻、电容、驱动三极管或MOS管等元器件组成，栅驱动电路或者功率管驱动电路为现有技术，不再赘述)和第二下输出管控制电路203(该第二下输出管控制电路203为栅驱动电路或者功率管驱动电路，一般也是由多级倒向器、施密特、RS触发器、电阻、电容、驱动三极管或MOS管等元器件组成，栅驱动电路或者功率管驱动电路为现有技术，不再赘述)；

其中，该第二推挽驱动级包括第二上输出管211和第二下输出管212；

所述第二输入级201连接该驱动电路的输入信号IN，第二输入级201的输出端耦接所述第二上输出管控制电路202和第二下输出管控制电路203的输入端；第二上输出管控制电路202的输出端耦接所述第二上输出管211的栅极，第二下输出管控制电路203的输出端耦接所述第二下输出管212的栅极；

第二上输出管211和第二下输出管212的漏极分别耦接于该驱动电路的输出端OUT；

第二上输出管保护电路204的第一输入端耦接第二输入级201的输出端，第二上输出管保护电路204的第二输入端耦接该驱动电路的输出端OUT，第二上输出管保护电路204的输出端耦接第二上输出管控制电路202；其中，该第二上输出管保护电路204用于采样第二上输出管211的漏极电压和第二上输出管211中的电流以控制所述第二上输出管控制电路202；

第二下输出管保护电路205的第一输入端耦接第二输入级201的输出端，第二下输出管保护电路205的第二输入端耦接该驱动电路的输出端OUT，第二下输出管保护电路205的输出端耦接第二下输出管控制电路203；其中，该第二下输出管保护电路205用于采样所述第二下输出管212的漏极电压和第二下输出管212的电流以控制所第二下输出管控制电路203。

因此，本实施例中的第二上、下输出管保护电路(204/205)由第二输入级201的输入信号边沿、第二推挽驱动级210中的输出管(211/212)的流过电流和第二推挽驱动级210的漏极电压来控制的。

参见图4，图4为本实用新型实施例的第二上输出管保护电路的原理示意图；该第二上输出管保护电路204包括上升沿消隐装置311、第一电流采样装置301、第一电压采样装置302，第一判定装置303和第一保护控制装置321；其中，

所述上升沿消隐装置311的输入端耦接第二输入级201，所述上升沿消隐装置311的输出端耦接第一保护控制装置321；该上升沿消隐装置311用于接收第二输入级201输出的信号并产生上升沿的延迟信号，以对所述上升沿的延迟信号进行整形；

第一电流采样装置301的输入端耦接第二上输出管211，第一电流采样装置301的输出端耦接第一判定装置303的第一输入端，该第一电流采样装置301用于采样第二上输出管211流过的电流；

第一电压采样电路302的输入端耦接第二上输出管211，第一电压采样电路302的输出端耦接第一判定装置303的第二输入端，该第一电压采样电路302用于采样驱动电路输出端的电压；

所述第一判定装置303的输出端耦接所述第一保护控制装置321，用于输出第二上输出管211流过的电流及驱动电路输出端的电压，从而来控制第一保护控制装置321，即在沿消隐过后，第一判定装置303判定第二上输出管211流过的电流或驱动电路输出端的电压存在异常时，该第一保护控制装置321控制该第二上输出管保护电路204，使第二上输出管211截止。

这是因为功率型MOS管或IGBT的栅极是电压驱动，且为容性负载。为了快速使功率管(MOS管或IGBT管)导通或截止，需要功率管的栅极电压变化迅速。由于功率管的栅极呈现容性阻抗，在栅极电压变化时，驱动电路的输出管需要足够的输出电流能力。但在栅极电压不变化时，驱动电路的输出管无需有输出电流能力。

进一步的，图5是本实用新型实施例提供的第一保护控制装置的电路示意图；该第一保护控制装置321由组合逻辑门组成，其判定逻辑可描述为：当监测装置的电压电流在经过特定消隐时间后还满足保护启动条件，那么组合逻辑门输出判定保护成立，并关闭相应输出管。参见图5，对图5中的各信号进行说明：

Tleb信号：消隐时间确认信号，第一沿消隐装置输出的信号经过消隐时间后，Tleb信号从低变高；

OC_det信号：电流和电压异常确认信号，当第一判定装置303判断出第二上输出管211的电流和电压同时异常时，OC_det从低变高；

Pro_out信号：保护信号输出，当Tleb和OC_det同时为高时，Pro_out从低变高。需要说明的是，本实施例中的Tleb信号、OC_det信号和Pro_out信号初态都是低电平。

同理，第二下输出管保护电路205的原理示意图与上述第二上输出管保护电路204的原理示意图及工作过程一致，该第二下输出管保护电路205包括下降沿消隐装置、第二电流采样装置、第二电压采样装置，第二判定装置和第二保护控制装置，第二下输出管保护电路205的电路图与第二上输出管保护电路204的电路基本类似，在此不再赘述；

经过消隐时间后，第二判定装置用于判定第二下输出管212流过的电流或驱动电路输出端的电压存在异常时，该第二保护控制装置控制该第二下输出管保护电路205，使第二下输出管212截止。

图9为本实用新型实施例提供的一种上升沿驱动的波形示意图，从图中可以看出，图中分别示出了上升沿驱动的电流、电压波形；

图10为本实用新型实施例提供的一种下降沿驱动的波形示意图，从图中可以看出，图中分别示出了下降沿驱动的电流、电压波形。

由于推挽驱动级的输出管都有安全工作区，参见图11，图11为本实用新型实施例的输出管安全工作区示意图，该图示出了TSMC的0.35μm BCD工艺中NLD12_G5管I_D-V_D特性曲线，由图中可以看出当I_D流过10mA时，V_DS必须小于7V；而I_D流过2mA时，V_DS可以为17V。

因此，通过图9、10和11，可以得知：只有在输出管的栅极电压发生变化时，驱动电路的输出管要有足够的输出电流能力；但在输出管的栅极电压不变化时，驱动电路的输出管无需有输出电流能力。那么，在栅极电压不变化或驱动电路的输出端发生故障时，驱动电路的输出管可以没有电流流过。这样既保护了驱动电路的输出管，又降低了驱动电路的输出管所需的电流能力；

另外，现有技术中为了在相同的输出电流下，一般是通过增加输出管的芯片面积来保证芯片不损坏；而本实施在栅极电压不变化或驱动电路的输出端发生故障时，驱动电路的输出管可以没有电流流过，大大地缩小了驱动电路的输出管的芯片面积，并降低了驱动电路的成本。

在驱动电路输入信号上升沿或下降沿出现后的很短时间内(例如：200nS-几μS)，驱动电路的输出管需要有预设的峰值电流流过；而在其它时间内，应控制驱动电路的输出管的流过电流。

驱动电路的输入上升沿或下降沿发生后很短时间，可称为沿消隐时间。沿消隐时间由本实施例的上升、下降沿消隐装置产生的，图4为本实用新型实施例提供的一种上升沿消隐装置的原理示意图；参见图4，所述上升沿消隐装置311包括第一PMOS管Q41、第一 NMOS管Q42、第一电容器C41、第一恒流源I41和第一迟滞比较器U41；

其中，所述第二输入级201的输出端耦接第一PMOS管Q41、第一NMOS管Q42的栅极；第一PMOS管Q41的源极耦接第一恒流源I41的输出端，第一恒流源I41的另一端接电源，第一NMOS管Q42的源极接地；

第一PMOS管Q41、第一NMOS管Q42的漏极均耦接第一电容C41的一端；第一电容C41的一端耦接第一迟滞比较器U41的输入端，第一电容C41的另一端接地；因而第一迟滞比较器U41的输出端可以得到驱动电路的输入信号上升沿消隐信号。

在驱动电路的输入信号上升沿到来后，第一PMOS管Q41、第一NMOS管Q42的栅极为低电平，第一PMOS管Q41导通，第一NMOS管Q42截止，第一恒流源I41对第一电容C41 充电，由于第一恒流源I41的输出电流很小，则第一电容C41上的电压只会慢慢升高，在第一迟滞比较器U41对第一电容C41输出的电压信号整形后可以得到上升沿消隐信号。

图6为本实用新型实施例提供的一种下降沿消隐装置的原理示意图；参见图6，所述下降沿消隐装置包括反相器U51、第二PMOS管Q51、第二NMOS管Q52、第二电容C51、第二恒流源I51和第二迟滞比较器U52；

其中，反相器U51的输入端耦接第二输入级201的输出端，反相器U51的输出端耦接第二PMOS管Q51、第二NMOS管Q52的栅极；

第二PMOS管Q51的源极耦接第二恒流源I51的输出端，第二NMOS管Q52的源极接地；第二恒流源I51的输入端接电源；

第二PMOS管Q51、第二NMOS管Q52的漏极均耦接第二电容C51，该第二电容C51的一端耦接第二迟滞比较器U52的输入端，第二电容C51的另一端接地；这里，第二迟滞比较器U52的输出端可以获得驱动电路的输入信号的下降沿消隐信号；其中，下降沿消隐信号产生原理与上述上升沿消隐信号产生原理相同，在此不再赘述。

图7为本实用新型实施例提供的一种上输出管状态采集电路的原理示意图；参见图7，该上输出管状态采集电路包括第一电流采样装置301、第一电压采样装置302和第一判定装置303；

具体的，所述第一电流采样装置301包括第三PMOS管Q61、第四PMOS管Q62和第二电阻器R62；其中，第三PMOS管Q61作为推挽上输出管，并且Q61和Q62的宽长比成比例(例如，Q61和Q62的宽长比例可以是100:1)，第四PMOS管Q62的作为第一电流采样装置301的采样管；

所述第一电压采样装置302包括第五PMOS管Q63和第一电阻器R61，其中，第五PMOS管Q63的栅极通过第一电阻器R61耦接第三PMOS管Q61的漏极，该第三PMOS管Q61的漏极耦接该驱动电路输出端OUT,第五PMOS管Q63的源极与第四PMOS管Q62的漏极耦接，第五PMOS管Q63的漏极分别与第二电阻R62和第三NMOS管Q64的栅极耦接；第二电阻器 R62的另一端接地；第五PMOS管Q63的栅极用于第一电压采样装置302的输入；

所述第一判定装置303包括第三NMOS管Q64，其中，第三NMOS管Q64的漏极耦接第三恒流源I61的输出端，该第三NMOS管Q64的漏极作为第一判定装置303的输出；第三 NMOS管Q64的源极接地，第三恒流源I61的输入端接电源。

本实施例中的第五PMOS管Q63的栅极采样驱动电路输出端电压，只有第五PMOS管Q63的栅极电位低于电源一个开启电压时，第四PMOS管Q62才按比例采样第二上输出管 211流过的电流，采样电流流过第二电阻R62后，得到的压差达到一个预设的开启电压，第三NMOS管Q64才导通，将第三NMOS管Q64的导通电流与第三恒流源I61的电流进行比较，当第三NMOS管Q64的导通电流大于第三恒流源I61的电流时，该状态采集电路的输出信号送至第二上输出管保护电路204。

图8为本实用新型实施例提供的一种下输出管状态采集电路的原理示意图；该下输出管状态采集电路包括第二电流采样装置、第二电压采样装置和第二判定装置；

具体的，所述第二电流采样装置包括第四NMOS管Q71和第五NMOS管Q72；其中，所述第四NMOS管Q71作为推挽下输出管，第四NMOS管Q71、第五NMOS管Q72的宽长比成比例(例如Q71和Q72的宽长比例是100:1)；第五NMOS管Q72为第二电流采样装置的采样管；所述第二电压采样装置包括第六NMOS管Q73、第三电阻R71和第四电阻R72；

第六NMOS管Q73的栅极通过第三电阻R71耦接第四NMOS管的Q71漏极，第四NMOS 管的Q71漏极耦接该驱动电路的输出端OUT,将第六NMOS管Q73的栅极作为第二电压采样装置的输入，第六NMOS管Q73的源极与第五NMOS管Q72的漏极耦接，第六NMOS管Q73 的漏极分别与第四电阻R72和第六PMOS管Q74的栅极耦接；第四电阻R72的另一端接电源；

所述第二判定装置包括第六PMOS管Q74，其中，第六PMOS管Q74的漏极耦接第四恒流源I71的输出端，将第六PMOS管Q74的漏极作为第二判定装置的输出，第六PMOS管 Q74的源极耦接电源，第四恒流源I71的输入端接地，本实施例中的下输出管采样-判定装置与上述所述的上输出管采判定装置的工作原理相同，在此不再赘述。

可以理解的，在其他实施例中，Q41、Q51、Q61、Q62、Q63、Q74、Q42、Q52、Q64、Q71、Q72和Q73这几个晶体管可以不限于MOS管，也可以部分或全部是双极性晶体管。

进一步的，所述第二输入级201、第二推挽驱动级210、第二上输出管输出保护回路204、第二下输出管保护回路205、第二上输出管控制电路202和第二下输出管控制电路203可以全部或部分集成在一个芯片。

本实用新型的有益效果：

本实用新型提供的具有输出管保护的驱动电路，通过输出管保护电路的第一输入端连接输入级，输出管保护电路的第二输入端连接推挽驱动级，输出管保护电路的输出端连接输出管控制电路；输入级用于向输出管保护电路输入信号；输出管保护电路用于采样推挽驱动级的电压和/或电流，以调整输出管控制电路的电压和/或电流的大小，因此，该驱动电路的结构简单，保护迅速，可有效防止驱动输出管在负载过重(包括短路)时发生损毁。

本领域普通技术人员可以意识到，结合本实用新型实施例中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本实用新型的范围。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种具有输出管保护的驱动电路，其特征在于，该驱动电路包括输入级、推挽驱动级、输出管保护电路和输出管控制电路；

其中，输出管保护电路的第一输入端连接输入级，输出管保护电路的第二输入端连接推挽驱动级，输出管保护电路的输出端连接输出管控制电路；

所述输入级用于向输出管保护电路输入信号；

输出管保护电路用于采样推挽驱动级的电压和电流，并在该电压或电流存在异常时调整输出管控制电路的电压和电流。

2.根据权利要求1所述的驱动电路，其特征在于，所述输出管保护电路包括上、下输出管保护电路，所述输出管控制电路包括上、下输出管控制电路，所述推挽驱动级包括上、下输出管；

所述输入级的一端连接上输出管控制电路和下输出管控制电路；

上输出管控制电路的一端连接上输出管，下输出管控制电路的一端连接下输出管；

上输出管和输出管分别连接于该驱动电路的输出端；

上输出管保护电路的第一输入端连接输入级，上输出管保护电路的第二输入端连接该驱动电路的输出端，上输出管保护电路的输出端连接上输出管控制电路；

下输出管保护电路的第一输入端连接输入级，下输出管保护电路的第二输入端连接该驱动电路的输出端，下输出管保护电路的输出端连接下输出管控制电路。

3.根据权利要求2所述的驱动电路，其特征在于，所述上输出管保护电路包括上升沿消隐装置、上输出管状态采集电路和第一保护控制装置；其中，所述上输出管状态采集电路包括第一电流采样装置、第一电压采样装置，第一判定装置和第一保护控制装置；

所述上升沿消隐装置的一端连接输入级，所述上升沿消隐装置的另一端连接第一保护控制装置；

第一电流采样装置的一端连接上输出管，第一电流采样装置的另一端连接第一判定装置；

第一电压采样电路的一端连接上输出管，第一电压采样电路的另一端连接第一判定装置；

所述第一判定装置的一端连接所述第一保护控制装置。

4.根据权利要求3所述的驱动电路，其特征在于：所述上升沿消隐装置包括第一恒流充放电电路和第一迟滞比较器；所述第一恒流充放电电路的输出端连接第一迟滞比较器。

5.根据权利要求4所述的驱动电路，其特征在于，所述第一恒流充放电电路包括第一PMOS管、第一NMOS管、第一电容器和第一恒流源；

其中，所述输入级的一端连接所述第一PMOS管、第一NMOS管的栅极；第一PMOS管的源极连接第一恒流源，第一NMOS管的源极接地；

第一PMOS管、第一NMOS管的漏极均连接第一电容；第一电容的一端连接第一迟滞比较器，第一电容的另一端接地；

所述第一迟滞比较器用于对第一电容输出的电压信号整形以得到上升沿消隐信号。

6.根据权利要求3所述的驱动电路，其特征在于，所述第一电流采样装置包括第三PMOS管、第四PMOS管和第二电阻器；

所述第一电压采样装置包括第五PMOS管和第一电阻器；其中，第五PMOS管栅极通过第一电阻器连接第三PMOS管的漏极，该第三PMOS管的漏极连接该驱动电路的输出端,第五PMOS管的源极与第四PMOS管的漏极连接接，第五PMOS管的漏极分别与第二电阻和第三NMOS管的栅极连接，第二电阻器的另一端接地；

所述第一判定装置包括第三NMOS管；其中，第三NMOS管的漏极连接第三恒流源，该第三NMOS管的漏极作为第一判定装置的输出；第三NMOS管的源极接地。

7.根据权利要求2所述的驱动电路，其特征在于，所述下输出管保护电路包括下降沿消隐装置、下输出管状态采集电路和第二保护控制装置；其中，所述下输出管状态采集电路包括第二电流采样装置、第二电压采样装置和第二判定装置；

所述下降沿消隐装置的一端连接输入级，所述下降沿消隐装置的另一端连接第二保护控制装置；

第二电流采样装置的一端连接下输出管，第二电流采样装置的另一端连接第二判定装置；

第二电压采样电路的一端连接下输出管，第二电压采样电路的另一端连接第二判定装置；

所述第二判定装置的一端连接所述第二保护控制装置。

8.根据权利要求7所述的驱动电路，其特征在于，所述下降沿消隐装置包括第二恒流充放电电路和第二迟滞比较器，所述第二恒流充放电电路的输出端连接第二迟滞比较器。

9.根据权利要求8所述的驱动电路，其特征在于，所述第二恒流充放电电路包括反相器、第二PMOS管、第二NMOS管、第二电容和第二恒流源；

其中，反相器的一端连接输入级，反相器的另一端连接第二PMOS管、第二NMOS管的栅极；

第二PMOS管的源极连接第二恒流源，第二NMOS管的源极接地；

第二PMOS管、第二NMOS管的漏极均连接第二电容，该第二电容的一端连接第二迟滞比较器，第二电容的另一端接地；

所述第二迟滞比较器对第二电容输出的电压信号整形以得到下降沿消隐信号。

10.根据权利要求7所述的驱动电路，其特征在于，

所述第二电流采样装置包括第四NMOS管和第五NMOS管；其中，所述第四NMOS管作为推挽下输出管；

所述第二电压采样装置包括第六NMOS管、第三电阻和第四电阻；第六NMOS管的栅极通过第三电阻连接第四NMOS管的漏极，第四NMOS管的漏极连接该驱动电路的输出端,第六NMOS管的栅极作为第二电压采样装置的输入，第六NMOS管的源极与第五NMOS管的漏极连接，第六NMOS管的漏极分别与第四电阻和第六PMOS管的栅极连接；第四电阻的另一端接电源；

所述第二判定装置包括第六PMOS管；其中，第六PMOS管的漏极连接第四恒流源的输出端，第六PMOS管的漏极作为第二判定装置的输出，第六PMOS管的源极连接电源。

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