CN210666687U

CN210666687U - 一种服务器关键单端信号控制系统

Info

Publication number: CN210666687U
Application number: CN201922116498.9U
Authority: CN
Inventors: 田东顺; 程子强
Original assignee: Suzhou Inspur Intelligent Technology Co Ltd
Current assignee: Suzhou Inspur Intelligent Technology Co Ltd
Priority date: 2019-11-29
Filing date: 2019-11-29
Publication date: 2020-06-02
Anticipated expiration: 2029-11-29

Abstract

本实用新型提供了一种服务器关键单端信号控制系统，本实用新型通过增加GPIO信号正确性校验和间接控制的技术手段，将CPLD与受控单元之间的单端控制信号使用锁存器进行隔离，且由BMC控制锁存器的锁定使能引脚和锁定引脚，在CPLD和BMC之间使用PWM信号通信，使得CPLD与BMC协同控制锁存器，并通过锁存器间接控制受控单元，实现当CPLD出现引脚电平非稳态时，不会影响到后级的受控电路，稳定可靠的解决了CPLD上电期间引脚电平非稳态导致误操作受控单元的问题。

Description

一种服务器关键单端信号控制系统

技术领域

本实用新型涉及服务器信号控制技术领域，特别是一种服务器关键单端信号控制系统。

背景技术

伴随云计算应用的发展，信息化逐渐覆盖到社会的各个领域，人们的日常工作生活越来越多的通过网络来进行交流。因此，云计算时代对服务器的性能要求更高、运行更加稳定可靠，且支持超长时间不间断运行。在不影响服务器正常运行前提下，实现在线升级和重新加载控制器件的程序。如果服务器工作异常，会造成的数据损失，以及数万台乃至数十万台服务器人为进行重新开机操作的巨大工作量。

通常，在服务器中，CPLD使用待机电源供电，是首先上电工作之一，也是工作时间最长的器件之一，只要服务器外接AC电源，CPLD芯片就一直工作。CPLD控制着整机的关键信号，如电源组IC的使能信号、功能单元的复位信号和其它状态信号。因此CPLD不能有丝毫可靠性问题和稳定性问题，否者将会导致系统不开机、功能模块异常复位等极其严重的问题。

通常情况下,导致CPLD输出电平状态不可控的情景有两种：

1、在CPLD芯片上电启动和程序重启的瞬间，引脚电平非稳态。此时CPLD还未开始工作，由于芯片工艺或者设计的缺陷，在这个短暂的时间段里，引脚上表现出的电平状态是不可控的：有时候是高电平，有时候是低电平或高阻态。如果此时后级电路正在工作，CPLD引脚错误状态有可能导致后级受控模块运行错误。

2、在CPLD芯片加载程序期间，引脚电平状态不可控制。如CPLD上电重启、在线升级后重启，此时CPLD还没有完成加载程序，不能运行和配置各引脚状态。如果此刻的引脚默认电平与程序运行完成后设置的引脚电平状态不同，那么在程序加载期间，后级电路接收到的是错误的控制信号。

现有技术在服务器主板设计中，通常CPLD控制单端信号，有两种方法：方法一是CPLD的输出引脚直连到受控单元的输入引脚，如图1中受控模块1方式。方法二是控制单元通过电平转换电路后连接到受控单元，如MOS管、三极管及电平转换芯片等，如图1中受控模块2方式。这两种方法下，CPLD的引脚电平可以直接驱动后级的受控电路，期间没有经过任何的电平正确定验证操作。

方法一常用且简单，不再赘述。方法二以N沟道MOSFET管举例，如图1所示，控制单元CPLD的GPIO引脚连接到mos的栅极，mos管的源极连接到被控制IO，漏极连接到数据地。当CPLD输出高电平时，受控单元输入低电平，反之输出高电平。为了避免CPLD引脚不可控状态误触发后级电路，通常在引脚输出端增加能量吸收电路。如并联强上拉电阻或并联强下拉电阻，如图1中的R1和R2电阻，一般阻值选择1000欧姆，部分特殊应用会选用510欧姆。正常工作时，这些电阻也在持续的消耗电能。

通过上述能量吸收的方法只能减小电平状态的幅值使其低于后级电路的触发电平，而且不能完全消除掉该异常幅值，存在设计风险。特殊情况下如果GPIO瞬间驱动电流增大，还是有触发后级受控电路的风险。另外使用强拉电阻导致GPIO驱动电流增大，即使CPLD处于正常工作状态时，IO的驱动电流也会比较大。导致功耗和发热量增大，还会降低元器件的使用寿命。

实用新型内容

本实用新型的目的是提供一种服务器关键单端信号控制系统，旨在解决现有技术中CPLD在上电和启动过程中由于GPIO引脚非稳态和不可控导致的后级受控设备被误触发的问题，实现过滤CPLD非稳态期间信号，提高设备可靠性。

为达到上述技术目的，本实用新型提供了一种服务器关键单端信号控制系统，所述系统包括：

CPLD、BMC、锁存器以及受控单元；

所述CPLD通过锁存器控制受控单元，CPLD的控制引脚GPIO连接到锁存器的输入引脚GPIO，锁存器的输出引脚GPIO连接到受控单元；

所述CPLD与BMC通过GPIO互联，向BMC传输PWM信号；

所述BMC的两路GPIO分别连接锁存器的输出使能引脚OE、锁存使能引脚LE。

优选地，所述受控单元包括系统电源芯片使能引脚、PCIe设备以及PCH/CPU的复位引脚和服务器告警状态指示灯引脚。

优选地，所述锁存器型号为SN74LVC373A，CPLD型号为LCMXO2-2000HC-4FTG256I，BMC型号为AST2520。

优选地，所述PWM信号速率为1MHz，使用不同的占空比代表不同的操作命令，20％为输出使能，80％为输出禁能，35％为锁定，65％为解锁。

优选地，所述CPLD发送输出使能命令时，BMC通过GPIO将锁存器OE拉低；CPLD输出解锁命令时，BMC通过GPIO将锁存器LE拉高；CPLD输出锁定指令时，BMC通过GPIO将锁存器LE拉低。

实用新型内容中提供的效果仅仅是实施例的效果，而不是实用新型所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：

与现有技术相比，本实用新型通过增加GPIO信号正确性校验和间接控制的技术手段，将CPLD与受控单元之间的单端控制信号使用锁存器进行隔离，且由BMC控制锁存器的锁定使能引脚和锁定引脚，在CPLD和BMC之间使用PWM信号通信，使得CPLD与BMC协同控制锁存器，并通过锁存器间接控制受控单元，实现当CPLD出现引脚电平非稳态时，不会影响到后级的受控电路，稳定可靠的解决了CPLD上电期间引脚电平非稳态导致误操作受控单元的问题；当CPLD重新加载程序时，关键受控信号可以保持当前的电平状态，不影响服务器关键受控单元的运行状态；另外可支持实现CPLD在线升级和重新加载程序时，服务器正常运行，不会发生电源失电或设备复位等问题。

附图说明

图1为现有技术中所提供的一种单端信号控制方案示意图；

图2为本实用新型实施例中所提供的一种服务器关键单端信号控制系统结构示意图。

具体实施方式

为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本实用新型进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。

下面结合附图对本实用新型实施例所提供的一种服务器关键单端信号控制系统进行详细说明。

如图2所示，本实用新型公开了一种服务器关键单端信号控制系统，所述系统包括：

CPLD、BMC、锁存器以及受控单元；

所述CPLD与BMC通过GPIO互联，向BMC传输PWM信号；

在服务器主板设计中，通常CPLD的GPIO引脚直接驱动或经过电平转换电路后驱动后级电路，没有经过电平正确性检查，因此GPIO引脚的高低电平变化，直接影响到后级受控电路，即便是CPLD发出的错误电平信号，也会传输到后级受控电路。本实用新型实施例采用增加GPIO信号正确性校验和间接控制的技术手段，实现当CPLD出现引脚电平非稳态时，不会影响到后级的受控电路。

本实用新型实施例选用CPLD型号为LCMXO2-2000HC-4FTG256I，反应速度为ns级，适用于控制服务器关键信号；BMC选用AST2520通用服务器管理芯片，其内置PWM控制器，方便与CPLD通信；锁存器选用SN74LVC373A，最高支持通信速率大于100MHz。

服务器中CPLD和BMC两个控制芯片均使用待机电源供电，首先上电工作，也是工作时间最长的器件，服务器外接AC电源后一直处于工作状态。

CPLD的控制引脚GPIO连接到锁存器的输入引脚GPIO，锁存器的输出引脚GPIO连接到受控单元，如系统电源芯片使能引脚、PCIe设备以及PCH/CPU的复位引脚和服务器告警状态指示灯引脚等。CPLD与BMC之间有一路GPIO互连，用于两芯片之间的交互通信。BMC的两路GPIO分别连接锁存器的输出使能引脚OE、锁存使能引脚LE。

CPLD与受控单元之间的单端控制信号使用锁存器进行隔离，并且由BMC控制锁存器的锁定使能引脚和锁定引脚。CPLD与BMC之间使用一根信号线，并使用自定义PWM信号通信机制，CPLD发送控制命令到BMC，并通过BMC间接控制锁存器工作状态，不同的占空比代表不同的操作命令，如输出使能、输出禁能、锁定、解锁等，BMC解码之后执行对应的操作命令。

通过CPLD与BMC协同控制锁存器，同时通过锁存器间接控制受控单元，有效避免了CPLD非稳态信号误传递到后级电路，实现了稳定可靠的控制服务器关键单端信号。

在服务器初始上电瞬间，BMC的GPIO引脚为高阻态，锁存器的OE被上拉电阻R1限定为高电平，此时的锁存器输出端为高阻态，后级受控单元的引脚电平状态由各自的默认上下拉电阻配置限定。

待机电源正常后，CPLD向BMC发送PWM控制信号，PWM解析并执行对应操作，PWM信号速率为1MHz，使用不同的占空比代表不同的操作命令，20％为输出使能，80％为输出禁能，35％为锁定，65％为解锁，从而简单高效的实现了通信，同时有效过滤掉CPLD器件引脚状态不稳定期间的信号。

CPLD将单端控制信号输出到GPIO，即锁存器的GPIO输入端。CPLD发送输出使能命令，BMC通过GPIO将锁存器OE拉低；CPLD输出解锁命令，BMC通过GPIO将锁存器LE拉高；CPLD输出锁定指令，BMC通过GPIO将锁存器LE拉低。此时CPLD的GPIO引脚控制信号状态被锁定到锁存器的输出端GPIO，用以控制后级受控单元。

本实用新型通过增加GPIO信号正确性校验和间接控制的技术手段，将CPLD与受控单元之间的单端控制信号使用锁存器进行隔离，且由BMC控制锁存器的锁定使能引脚和锁定引脚，在CPLD和BMC之间使用PWM信号通信，使得CPLD与BMC协同控制锁存器，并通过锁存器间接控制受控单元，实现当CPLD出现引脚电平非稳态时，不会影响到后级的受控电路，稳定可靠的解决了CPLD上电期间引脚电平非稳态导致误操作受控单元的问题；当CPLD重新加载程序时，关键受控信号可以保持当前的电平状态，不影响服务器关键受控单元的运行状态；另外可支持实现CPLD在线升级和重新加载程序时，服务器正常运行，不会发生电源失电或设备复位等问题。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种服务器关键单端信号控制系统，其特征在于，所述系统包括：

CPLD、BMC、锁存器以及受控单元；

所述CPLD与BMC通过GPIO互联，向BMC传输PWM信号；

2.根据权利要求1所述的一种服务器关键单端信号控制系统，其特征在于，所述受控单元包括系统电源芯片使能引脚、PCIe设备以及PCH/CPU的复位引脚和服务器告警状态指示灯引脚。

3.根据权利要求1所述的一种服务器关键单端信号控制系统，其特征在于，所述锁存器型号为SN74LVC373A，CPLD型号为LCMXO2-2000HC-4FTG256I，BMC型号为AST2520。

4.根据权利要求1所述的一种服务器关键单端信号控制系统，其特征在于，所述PWM信号速率为1MHz，使用不同的占空比代表不同的操作命令，20％为输出使能，80％为输出禁能，35％为锁定，65％为解锁。

5.根据权利要求1所述的一种服务器关键单端信号控制系统，其特征在于，所述CPLD发送输出使能命令时，BMC通过GPIO将锁存器OE拉低；CPLD输出解锁命令时，BMC通过GPIO将锁存器LE拉高；CPLD输出锁定指令时，BMC通过GPIO将锁存器LE拉低。