CN210015437U - 一种cpci板卡 - Google Patents
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Abstract
本实用新型公开了CPCI板卡，该CPCI板卡包括单片型号为XILINX V7的FPGA芯片、与FPGA芯片分别连接的多个四通道SFP光纤接口、多个高速背板连接器以及参考时钟单元；FPGA芯片包括多个基于aurora协议的高速总线接口模块，每2或3个基于aurora协议的高速总线接口模块连接一个时钟锁相控制单元；每个时钟锁相控制单元连接参考时钟单元。本实用新型提供的CPCI板卡，多个基于aurora协议的高速总线接口模块与多个四通道SFP光纤接口以及多个高速背板连接器组成至少44路传输通道，使得CPCI板卡高速通道的处理能力不小于440Gbps，能够适应目前的高速数据传输使用场景。
Description
技术领域
本实用新型涉及数据传输技术领域，更具体的说是涉及一种CPCI板卡。
背景技术
CPCI(Compact Peripheral Component Interconnect，紧凑型PCI)，是一种高性能工业计算机总线标准。目前，CPCI板卡有3U(100mm×160mm)和6U(233.35mm×160mm)两种规格。
随着技术的发展，电子通信设备的数据传输速率越来越高，但是，现有技术中，CPCI板卡高速通道的处理能力一般在32Gbps，无法适应目前的高速数据传输使用场景。
实用新型内容
有鉴于此，本实用新型提供了一种CPCI板卡，以提高CPCI板卡的高速通道的处理能力，适应目前的高速数据传输的使用场景。
为实现上述目的，本实用新型提供如下技术方案：
一种CPCI板卡，包括：
单片型号为XILINX V7的现场可编程门阵列FPGA芯片、与所述FPGA芯片连接的多个四通道小型可插拔SFP光纤接口；与所述FPGA芯片连接的多个高速背板连接器；以及，与所述FPGA芯片连接的参考时钟单元；
所述FPGA芯片包括多个基于aurora协议的高速总线接口模块；
其中，所述多个四通道小型可插拔SFP光纤接口、所述多个高速背板连接器以及所述多个基于aurora协议的高速总线接口模块组成至少44路传输通道，每N个所述高速总线接口模块连接一个时钟锁相控制单元，每个所述时钟锁相控制单元连接所述参考时钟单元，N可为2或3。
可选地，所述四通道小型可插拔SFP光纤接口的个数为6；所述高速背板连接器为八通道高速背板连接器，个数为6；所述高速总线接口模块的数量为18；每3个所述高速总线接口模块连接一个时钟锁相控制单元，所述传输通道的数量为72。
可选地，每个所述四通道SFP光纤接口连接一个所述高速总线接口模块，每个所述八通道高速背板连接器连接两个所述高速总线接口模块。
可选地，
所述FPGA芯片还包括与所述高速总线接口模块连接的通路切换器。
可选地，
每个所述八通道高速背板连接器包括2个CPCI背板连接器。
可选地，
所述通路切换器连接有用于传输所述上位机下发的控制指令的传输通道控制接口。
可选地，
所述传输通道控制接口为PCIe接口，所述PCIe接口连接有PCIe转PCI桥片，所述PCIe转PCI桥片连接有PCI接口。
可选地，
所述PCIe转PCI桥片为9056型号的PCI芯片。
可选地，
所述参考时钟单元为6208型号的晶振。
可选地，
所述CPCI板卡的规格为6U。
经由上述的技术方案可知，与现有技术相比，本实用新型公开了CPCI板卡，该CPCI板卡包括单片型号为XILINX V7的FPGA芯片、与所述FPGA芯片连接的多个四通道SFP光纤接口，与所述FPGA芯片连接的多个高速背板连接器，以及，与所述FPGA芯片连接的参考时钟单元；所述FPGA芯片包括多个基于aurora协议的高速总线接口模块，每2或3个所述高速总线接口模块连接一个时钟锁相控制单元；每个所述时钟锁相控制单元连接所述参考时钟单元。本实用新型提供的CPCI板卡，多个基于aurora协议的高速总线接口模块与多个四通道SFP光纤接口以及多个高速背板连接器组成至少44路传输通道，使得CPCI板卡高速通道的处理能力不小于440Gbps，能够适应目前的高速数据传输使用场景。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本实用新型实施例一提供的一种CPCI板卡的结构示意图；
图2为本实用新型实施例二提供的又一种CPCI板卡的结构示意图；
图3为本实用新型实施例三提供的又一种CPCI板卡的结构示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本实用新型作进一步详细的说明。
实施例一
请参阅附图1，图1为本实用新型实施例一提供的一种CPCI板卡的结构示意图，该CPCI板卡包括单片型号为XILINX V7的FPGA(Field－Programmable Gate Array，即现场可编程门阵列)芯片10、与所述FPGA芯片连接的多个四通道小型可插拔SFP光纤接口11；与所述FPGA芯片连接的多个高速背板连接器12；以及，与所述FPGA芯片连接的参考时钟单元13；
所述FPGA芯片包括多个基于aurora协议的高速总线接口模块101；
其中，所述多个四通道小型可插拔SFP光纤接口、所述多个高速背板连接器以及所述多个基于aurora协议的高速总线接口模块组成至少44路传输通道，每N个所述高速总线接口模块连接一个时钟锁相控制单元，每个所述时钟锁相控制单元连接所述参考时钟单元，N可为2或3。
需要说明的是，基于aurora协议的高速总线接口模块默认是采用XILINX的官方IP核的，XILINX的官方IP核，其默认每4路传输通道就需要使用3个时钟网络，而一个XILINX的官方IP核中有一个时钟锁相控制单元，该时钟锁相控制单元需要使用3个时钟资源。也就是说，默认情况下，一个基于aurora协议的高速总线接口模块连接一个时钟锁相控制单元以及3个时钟网络，而型号为XILINX V7的FPGA芯片中只有32个全局时钟网络，因此，默认情况下，基于型号为XILINX V7的FPGA芯片至多能够基于10个基于aurora协议的高速总线接口模块，使用10个时钟锁相控制单元以及30个全局时钟网络，实现40路传输通道。本实施例中通过设置每2个或3个所述高速总线接口模块连接一个时钟锁相控制单元，使得每2个或3个所述高速总线接口模块共用一个时钟锁相控制单元以及3个全局时钟网络，可以实现至少44路传输通道(44路传输通道的情况是：32个全局时钟资源中的30个用于按上述传统方式占用10个时钟锁相控制单元，10个时钟锁相控制单元中有9个单独连接1个高速总线接口模块，剩余1个通过时钟共用的方式连接2个高速总线接口模块，因此最低限度可以实现44路传输)。
本实施例公开的CPCI板卡，包括单片型号为XILINX V7的FPGA芯片、与所述FPGA芯片连接的多个四通道SFP光纤接口，与所述FPGA芯片连接的多个高速背板连接器，以及，与所述FPGA芯片连接的参考时钟单元；所述FPGA芯片包括多个基于aurora协议的高速总线接口模块，每2个或3个所述高速总线接口模块连接一个时钟锁相控制单元；每个所述时钟锁相控制单元连接所述参考时钟单元。本实施例提供的CPCI板卡，多个基于aurora协议的高速总线接口模块与多个四通道SFP光纤接口以及多个高速背板连接器组成至少44路传输通道，使得CPCI板卡高速通道的处理能力不小于440Gbps，能够适应目前的高速数据传输使用场景。
实施例二
请参阅附图2，图2为本实用新型实施例二提供的又一种CPCI板卡的结构示意图，该CPCI板卡包括单片型号为XILINX V7的FPGA芯片10、与FPGA芯片连接的6个(图中画出了2个，省略4个)四通道SFP(Small Form-factor Pluggable，小型可插拔)光纤接口11，与FPGA芯片连接的6个(图中画出了2个，省略4个)高速背板连接器12，以及，与FPGA芯片连接的参考时钟单元13。需要说明的是，本实施例中，高速背板连接器为八通道高速背板连接器，对应于2个高速总线接口模块的通道数量，单个八通道高速背板连接器包括2个CPCI背板连接器；单片FPGA芯片包括18个基于aurora协议的高速总线接口模块101(图中画出了6个，省略了12个)，18个高速总线接口模块101与6个四通道SFP光纤接口以及6个八通道高速背板连接器组成72路传输通道，即每个高速总线接口模块对应四通道。需要说明的是，在本实用新型中，每3个高速总线接口模块连接一个时钟锁相控制单元102，每个时钟锁相控制单元102均与参考时钟单元13相连(为了附图的清楚，图中仅示出了一个时钟锁相控制单元与参考时钟单元相连，实际上FPGA内部每个时钟锁相单元均与外部参考时钟单元相连)。
进一步需要说明的是，基于aurora协议的高速总线接口模块默认是采用XILINX的官方IP核的，XILINX的官方IP核，其默认每4路传输通道就需要使用3个时钟网络，而一个XILINX的官方IP核中有一个时钟锁相控制单元，该时钟锁相控制单元需要使用3个时钟资源。也就是说，默认情况下，一个基于aurora协议的高速总线接口模块连接一个时钟锁相控制单元，而基于型号为XILINX V7的FPGA芯片实现72路传输通道，需要18个基于aurora协议的高速总线接口模块，如果18个基于aurora协议的高速总线接口模块均采用XILINX的官方IP核，18个基于aurora协议的高速总线接口模块则需要使用54个时钟资源，但是，型号为XILINX V7的FPGA芯片中只有32个全局时钟网络，因此，18个基于aurora协议的高速总线接口模块均采用XILINX的官方IP核是无法基于32个全局时钟网络实现72路传输通道的。因此，在本实用新型中，通过对XILINX的官方IP核进行修改，具体是可以通过复制增加内部aurora接口控制器数量，使得每条通道均对应连接一个aurora接口控制器，相邻12路通道的aurora接口控制器连接至同一个锁相环和全局时钟网络，以此达到时钟共享的目的。因此，即是每3个基于aurora协议的高速总线接口模块连接一个时钟锁相控制单元，这样就能基于32个全局时钟网络实现72路传输通道。
本实施例公开的CPCI板卡包括单片型号为XILINX V7的FPGA芯片、与FPGA芯片连接的6个四通道SFP光纤接口，以及，与FPGA芯片连接的6个八通道高速背板连接器，与FPGA芯片连接的参考时钟单元；FPGA芯片包括18个基于aurora协议的高速总线接口模块，每3个高速总线接口模块连接一个时钟锁相控制单元；每个时钟锁相控制单元连接参考时钟单元。本实用新型提供的CPCI板卡，单片FPGA芯片与6个四通道SFP光纤接口以及6个八通道高速背板连接器组成72路传输通道，使得CPCI板卡高速通道的处理能力不小于720Gbps，能够适应目前的高速数据传输使用场景。
需要说明的是，本实用新型提出的CPCI板可实现的传输通道数除了实施例二中给出了72之外，还可是介于44和120(120对应于理论上所有的时钟资源均按上述方式，每个时钟锁相控制单元均连接3个高速总线接口模块而能达到的最大传输通道数量)之中的某一数值，具体可根据实际情况按上述提供的技术方案进行配置。
实施例三
请参阅附图3，图3为本实用新型实施例三提供的又一种CPCI板卡的结构示意图，该CPCI板卡的规格为6U，具体包括单片型号为XILINX V7的FPGA芯片10、与FPGA芯片连接的6个(图中画出了2个，省略4个)四通道SFP光纤接口11，以及，与FPGA芯片连接的6个(图中画出了2个，省略4个)高速背板连接器12，以及，与FPGA芯片连接的参考时钟单元13。需要说明的是，本实施例中，高速背板连接器为八通道高速背板连接器，单片FPGA芯片包括18个(图中画出了6个，省略12个)基于aurora协议的高速总线接口模块101，每个高速总线接口模块对应四通道，每个四通道SFP光纤接口连接一个高速总线接口模块，每个八通道高速背板连接器连接两个高速总线接口模块。18个高速总线接口模块101与6个四通道SFP光纤接口以及6个八通道高速背板连接器组成72路传输通道。需要说明的是，在本实用新型中，每3个高速总线接口模块连接一个时钟锁相控制单元102，每个时钟锁相控制单元102均与参考时钟单元13相连。参考时钟单元为6208型号的晶振。
FPGA芯片还包括与高速总线接口模块连接的通路切换器103，每个高速总线接口模块均与通路切换器相连，通路切换器103用于根据上位机下发的控制指令连通不同的高速总线接口模块组成不同的传输通道。
需要说明的是，通路切换器连接有用于传输上位机下发的控制指令的传输通道控制接口14。一种可实施方式中，传输通道控制接口为PCIe接口，PCIe接口连接有PCIe转PCI桥片，PCIe转PCI桥片连接有PCI接口。PCIe转PCI桥片为9056型号的PCI芯片。需要说明的是，传输通道控制接口的形式与上位机的接口形式相匹配即可，因此，除上述方式之外，其他可实现方式也在在本实用新型保护范围中。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种CPCI板卡，其特征在于，包括：
单片型号为XILINXV7的现场可编程门阵列FPGA芯片、与所述FPGA芯片连接的多个四通道小型可插拔SFP光纤接口；与所述FPGA芯片连接的多个高速背板连接器；以及，与所述FPGA芯片连接的参考时钟单元；
所述FPGA芯片包括多个基于aurora协议的高速总线接口模块；
其中，所述多个四通道小型可插拔SFP光纤接口、所述多个高速背板连接器以及所述多个基于aurora协议的高速总线接口模块组成至少44路传输通道，每N个所述高速总线接口模块连接一个时钟锁相控制单元，每个所述时钟锁相控制单元连接所述参考时钟单元，N为2或3。
2.根据权利要求1所述的CPCI板卡，其特征在于，所述四通道小型可插拔SFP光纤接口的个数为6；所述高速背板连接器为八通道高速背板连接器，个数为6；所述高速总线接口模块的数量为18；每3个所述高速总线接口模块连接一个所述时钟锁相控制单元，所述传输通道的数量为72。
3.根据权利要求2所述的CPCI板卡，其特征在于，每个所述四通道SFP光纤接口连接一个所述高速总线接口模块，每个所述八通道高速背板连接器连接两个所述高速总线接口模块。
4.根据权利要求1所述的CPCI板卡，其特征在于，
所述FPGA芯片还包括与所述高速总线接口模块连接的通路切换器。
5.根据权利要求2所述的CPCI板卡，其特征在于，
每个所述八通道高速背板连接器包括2个CPCI背板连接器。
6.根据权利要求4所述的CPCI板卡，其特征在于，
所述通路切换器连接有用于传输上位机下发的控制指令的传输通道控制接口。
7.根据权利要求6所述的CPCI板卡，其特征在于，
所述传输通道控制接口为PCIe接口，所述PCIe接口连接有PCIe转PCI桥片，所述PCIe转PCI桥片连接有PCI接口。
8.根据权利要求7所述的CPCI板卡，其特征在于，
所述PCIe转PCI桥片为9056型号的PCI芯片。
9.根据权利要求1所述的CPCI板卡，其特征在于，
所述参考时钟单元为6208型号的晶振。
10.根据权利要求1所述的CPCI板卡，其特征在于，
所述CPCI板卡的规格为6U。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201920786499.1U CN210015437U (zh) | 2019-05-28 | 2019-05-28 | 一种cpci板卡 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201920786499.1U CN210015437U (zh) | 2019-05-28 | 2019-05-28 | 一种cpci板卡 |
Publications (1)
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| CN210015437U true CN210015437U (zh) | 2020-02-04 |
Family
ID=69318190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201920786499.1U Active CN210015437U (zh) | 2019-05-28 | 2019-05-28 | 一种cpci板卡 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN210015437U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110213550A (zh) * | 2019-07-04 | 2019-09-06 | 湖南电气职业技术学院 | 一种多路sdi视频收发装置 |
-
2019
- 2019-05-28 CN CN201920786499.1U patent/CN210015437U/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110213550A (zh) * | 2019-07-04 | 2019-09-06 | 湖南电气职业技术学院 | 一种多路sdi视频收发装置 |
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