CN209928303U - 电压缓冲电路 - Google Patents

Abstract

本实用新型公开了一种电压缓冲电路，电压缓冲电路包括P沟道MOS管、第一电容、第一电阻以及外接DC‑DC芯片外围电路；外接电源与P沟道MOS管的源极连接；P沟道MOS管的栅极分别与第一电容的第一端以及第一电阻的第一端连接，第一电容的第二端与外接电源连接，第一电阻的第二端接地；P沟道MOS管的漏极与外接DC‑DC芯片外围电路连接。在本实用新型中将设置P沟道MOS管、第一电容、第一电阻以及外接DC‑DC芯片外围电路来构成电压缓冲电路，通过该电压缓冲电路可增长电压上升的上升时间，降低了浪涌电流的上冲峰值，进而缓解了上电浪涌的状况，解决了在应用DC‑DC芯片时存在着的上电浪涌的技术问题。

Description

电压缓冲电路

技术领域

本实用新型涉及电压控制技术领域，特别涉及电压缓冲电路。

背景技术

直流电(Direct Current，DC)-DC芯片的用处在于，可将输入的固定直流电压变换为可变的直流电压。

在DC-DC芯片的使用过程中，为了使得DC-DC芯片输出的电压快速达到期望值，内部的金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor，MOS管)开关会迅速导通，这会导致存在着较长的占空比时间，而在此刻，DC-DC芯片中的电源输入侧会吸入更大的电流，而且，这个电流的峰值会很大，也就形成了上电浪涌的状况。

具体而言，鉴于DC-DC芯片可以输出几百毫安的电流，DC-DC芯片内部的MOS管开关的最大限流往往会大于1A。当MOS管开关上电打开且保持着较长的占空比时间时，DC-DC芯片中的电源输入侧吸入的电流峰值可能达到600毫安以上。若不控制该上电浪涌的状况，可能对电路的正常工作造成破坏，比如，可能造成其它芯片的工作电压瞬间跌落，无法稳定工作等。

特别地，随着DC-DC芯片的小型化程度越来越高，不断地减少该芯片的外围管脚数量，并且，取消掉了限流功能，这些变更均使得上电浪涌的状况越发严重。若某个产品上使用的DC-DC芯片数量较多，叠加后的上电浪涌状况会愈发严重。

可见，在应用DC-DC芯片时存在着上电浪涌的技术问题。

实用新型内容

本实用新型的主要目的是提出一种电压缓冲电路，旨在解决应用DC-DC芯片时存在着的上电浪涌的技术问题。

为实现上述目的，本实用新型提出的一种电压缓冲电路，所所述电压缓冲电路包括P沟道金属-氧化物-半导体场效应晶体管MOS管、第一电容、第一电阻以及外接直流电DC-DC芯片外围电路；

外接电源与所述P沟道MOS管的源极连接；

所述P沟道MOS管的栅极分别与所述第一电容的第一端以及所述第一电阻的第一端连接，所述第一电容的第二端与所述外接电源连接，所述第一电阻的第二端接地；

所述P沟道MOS管的漏极与所述外接DC-DC芯片外围电路连接。

优选地，所述外接DC-DC芯片外围电路中包括DC-DC芯片；

所述第一电容与第一电阻构成的电阻-电容电路RC电路的时间常数由预设浪涌时段设定，所述预设浪涌时段为所述DC-DC芯片上电至浪涌消失的时段。

在本实用新型中将设置P沟道MOS管、第一电容、第一电阻以及外接DC-DC芯片外围电路来构成电压缓冲电路，通过该电压缓冲电路可增长电压上升的上升时间，降低了浪涌电流的上冲峰值，进而缓解了上电浪涌的状况，解决了在应用DC-DC芯片时存在着的上电浪涌的技术问题。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本实用新型电压缓冲电路一实施例的电路结构示意图；

图2为本实用新型电压缓冲电路一实施例的一对比电路运行示意图；

图3为本实用新型电压缓冲电路一实施例的电路结构运行示意图。

附图标号说明：

本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明，若本实用新型实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本实用新型实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

本实用新型提出一种电压缓冲电路，其中，图1为本实用新型电压缓冲电路一实施例的电路结构示意图，图2为本实用新型电压缓冲电路一实施例的一对比电路运行示意图，图3为本实用新型电压缓冲电路一实施例的电路结构运行示意图。

请详细参阅图1至图3，所述电压缓冲电路包括P沟道金属-氧化物-半导体场效应晶体管MOS管100、第一电容C1、第一电阻R1以及外接直流电DC-DC芯片外围电路200；

外接电源VCC_HOST与所述P沟道MOS管100的源极s连接；

所述P沟道MOS管100的栅极g分别与所述第一电容C1的第一端以及所述第一电阻R1的第一端连接，所述第一电容C1的第二端与所述外接电源VCC_HOST连接，所述第一电阻R1的第二端接地；

所述P沟道MOS管100的漏极d与所述外接DC-DC芯片外围电路200连接。

需要说明的是，一般地，电源将直接连接至DC-DC芯片外围电路；而本实施例中，将在电源与DC-DC芯片外围电路中嵌入P沟道MOS管100、第一电容R1以及第一电阻C1，以缓解上电浪涌的状况。其中，外接DC-DC芯片外围电路200中将包括有DC-DC芯片，可对外接电源VCC_HOST输出的直流电压进行电压变换；外接电源VCC_HOST可为外接直流电源。

对比而言，可参见图2，以一参考电路为例，该参考电路中将把电源直接连接至DC-DC芯片外围电路，由于不应用该电压缓冲电路，电源将快速上电，并产生如图2中所示的导通电流，可记为ICC。具体而言，DC-DC芯片外围电路中DC-DC芯片内的MOS管将迅速导通，导通电阻很小仅不到1Ω，可相当于，从电源到接地之间瞬间短路。所以，导通电流ICC会快速爬升，最终达到的电流峰值将取决于MOS管的导通时间，即DC-DC芯片内部脉冲宽度调制(Pulse Width Modulation，PWM)的占空比。

而且，因为，DC-DC芯片外围电路的输出电压初始为0，所以，在电源刚接入DC-DC芯片外围电路时，DC-DC芯片的占空比会相对较大，其目的是为了使输出电压更快地达到期望值。在这种情况下，导通电流ICC会特别大。由于该电流是从电源端直接吸入，则表现为电源处的电流瞬间峰值特别大，即浪涌电流较大。

但是，若采纳本实施描述的电路，即应用了上述电压缓冲电路，不把外接电源VCC_HOST直接连接至外接DC-DC芯片外围电路200，可缓冲DC-DC芯片处外接电源VCC_HOST的电压的上升时间。

可以理解的是，P沟道MOS管100的特点在于，当源极s与栅极g间的电压差较小，P沟道MOS管100的导通电阻将特别大，会达到兆欧姆级。随着源极s与栅极g间的电压差增大，P沟道MOS管100的导通电阻会降低，最终会降为几十毫欧姆。

在具体实现中，P沟道MOS管100外接的第一电容C1以及第一电阻R1构成的电阻-电容电路(Resistor-Capacitance circuit，RC电路)可以调节P沟道MOS管100的导通时间。具体地，在初始状态下，外接电源VCC_HOST的电源电压为0，第一电容C1处的压降为0，P沟道MOS管100处于不导通状态；在外接电源VCC_HOST上升至设定值时，第一电容C1从0V开始充电，P沟道MOS管100的导通电阻也开始下降。而且，第一电容C1的充电时间取决于第一电容C1的电容值以及第一电阻R1的电阻值，通过增大第一电容C1的电容值以及第一电阻R1的电阻值可以增加P沟道MOS管100的导通时间。

应当理解的是，可参见图3，当外接电源VCC_HOST的电源电压上升至设定值时，第一电容C1开始经过第一电阻R1进行充电，源极s与栅极g间的电压差V_C1慢慢上升，同时，P沟道MOS管100的上导通电阻R_P-MOS随之下降，外接DC-DC芯片外围电路200的输入电压VCC上升，其中，外接DC-DC芯片外围电路200的输入电压VCC是指P沟道MOS管100的漏极d连接至外接DC-DC芯片外围电路200的端口处的端口电压。此时，DC-DC芯片开始进行电压转换并输出电压，DC-DC芯片内部的MOS管将导通，导通电流ICC也将迅速增加。当导通电流ICC增加至一定值时，由于此时P沟道MOS管100并未完全导通，尚有导通电阻存在，则P沟道MOS管100上压降增大，使得外接DC-DC芯片外围电路200的输入电压VCC出现短时下降，进而影响到导通电流ICC上升，同时出现短时上降。随着上导通电阻R_P-MOS进一步减小，外接DC-DC芯片外围电路200的输入电压VCC慢慢上升，导通电流ICC震荡变化，最终，稳定在最终状态。

在此过程中，P沟道MOS管100变化的导通电阻阻止了导通电流ICC的快速上升，使之中间出现短时的停滞或下降，从而降低了导通电流ICC的电流峰值。

可以理解的是，此处的第一电容C1与第一电阻R1构成的RC电路可延缓外接DC-DC芯片外围电路200处理电压上升的上升时间，增长该上升时间也就降低了浪涌电流的上冲峰值，直至DC-DC芯片输出的负载电压稳定。

在本实施例中将设置P沟道MOS管100、第一电容C1、第一电阻R1以及外接DC-DC芯片外围电路200来构成电压缓冲电路，通过该电压缓冲电路可增长电压上升的上升时间，降低了浪涌电流的上冲峰值，进而缓解了上电浪涌的状况，解决了在应用DC-DC芯片时存在着的上电浪涌的技术问题。

进一步地，所述外接DC-DC芯片外围电路200中包括DC-DC芯片；

所述第一电容C1与第一电阻R1构成的RC电路的时间常数由预设浪涌时段设定，所述预设浪涌时段为所述DC-DC芯片上电至浪涌消失的时段。

在具体实现中，可将DC-DC芯片上电至浪涌消失的电流稳定时段记为T，即预设浪涌时段可记为T，P沟道MOS管100外接的第一电容C1以及第一电阻R1构成的RC电路的时间常数可由T值来设定，设置范围一般不小于2T。

此外，提出的电压缓冲电路由于应用结构简单，元器件数量少，适用于小型化的应用场景，特别是对于上电浪涌电流有严格要求的产品。

以上所述仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的实用新型构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。

Claims (2)

1.一种电压缓冲电路，其特征在于，所述电压缓冲电路包括P沟道金属-氧化物-半导体场效应晶体管MOS管、第一电容、第一电阻以及外接直流电DC-DC芯片外围电路；

外接电源与所述P沟道MOS管的源极连接；

所述P沟道MOS管的栅极分别与所述第一电容的第一端以及所述第一电阻的第一端连接，所述第一电容的第二端与所述外接电源连接，所述第一电阻的第二端接地；

所述P沟道MOS管的漏极与所述外接DC-DC芯片外围电路连接。

2.如权利要求1所述的电压缓冲电路，其特征在于，所述外接DC-DC芯片外围电路中包括DC-DC芯片；

所述第一电容与第一电阻构成的电阻-电容电路RC电路的时间常数由预设浪涌时段设定，所述预设浪涌时段为所述DC-DC芯片上电至浪涌消失的时段。

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