CN209708634U - 一种叠层封装的存储芯片 - Google Patents
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Abstract
本实用新型公开了一种叠层封装的存储芯片，包括基板、堆叠在基板上的多层封装层和存储芯片电路；存储芯片电路包括存储芯片本体、稳压器和电平转换单元，存储芯片本体、稳压器和电平转换单元分别置于不同的封装层；稳压器的输出端与存储芯片本体的工作电压端连接；电平转换单元的输入端与存储芯片本体的数据输出端连接，电平转换单元的输出端与存储芯片本体的数据输入端连接。其能有效减少占用PCB板的面积；同时通过稳压器将电源的高电压转换为低电压为存储芯片本体提供工作电压；以及通过电平转换单元降低输入信号的电压幅值以满足存储芯片的要求，从而实现存储芯片工作电压范围的扩宽。
Description
技术领域
本实用新型涉及存储芯片领域，特别是一种叠层封装的存储芯片。
背景技术
目前常见的存储芯片的工作电压通常为1.8V和3V；但在实际使用过程中，外接的电源通常会比存储芯片的工作电压要高，如锂电池提供的电压通常为3.6V左右；此时则需要在电源与存储芯片之间额外增加稳压器以降低电源提供给存储芯片的电压，但这样会增大占用PCB板的面积。
实用新型内容
本实用新型的目的在于至少解决现有技术中存在的技术问题之一，提供一种叠层封装的存储芯片，能降低叠层封装的存储芯片的输入信号的电压幅值，扩宽存储芯片的工作电压范围。
本实用新型解决其问题所采用的技术方案是：
一种叠层封装的存储芯片，包括基板、堆叠在基板上的多层封装层和存储芯片电路；所述存储芯片电路包括存储芯片本体、稳压器和电平转换单元，所述存储芯片本体、稳压器和电平转换单元分别置于不同的封装层；所述稳压器的输出端与存储芯片本体的工作电压端连接；所述电平转换单元的输入端与存储芯片本体的数据输出端连接，电平转换单元的输出端与存储芯片本体的数据输入端连接。
进一步，所述电平转换单元包括第一反相器、电平转换器、MOS管和第二反相器；所述第一反相器的输入端与存储芯片本体的数据输出端连接，第一反相器的输出端与电平转换器的输入端连接；所述电平转换器的输出端与MOS管的栅极连接，所述MOS管的源极与第二反相器的输入端连接，所述第二反相器的输出端与存储芯片本体的数据输入端连接。
进一步，所述稳压器的输出端分别与第一反相器的电源端和第二反相器的电源端连接；所述电平转换器的电源端、MOS管的漏极和稳压器的输入端与电源连接。
进一步，所述存储芯片本体为具有八个引脚的存储芯片，包括DI引脚和VCC引脚；所述工作电压端为VCC引脚，所述数据输入端和数据输出端均为DI引脚；所述第一反相器的输入端与存储芯片本体的DI引脚连接，所述第二反相器的输出端与存储芯片本体的DI引脚连接，所述稳压器的输出端与存储芯片本体的VCC引脚连接。
具体地，所述MOS管为高压MOS管。
具体地，所述稳压器为低压差线性稳压器。
本实用新型的有益效果是：能有效减少占用PCB板的面积；同时通过稳压器将电源的高电压转换为低电压为存储芯片本体提供工作电压；此外还通过电平转换单元降低输入信号的电压幅值，使输入信号的电压幅值满足存储芯片的要求，从而实现存储芯片工作电压范围的扩宽。
附图说明
下面结合附图和实例对本实用新型作进一步说明。
图1是本实用新型实施例一种叠层封装的存储芯片的结构示意图；
图2是存储芯片电路的电路结构图；
图3是存储芯片电路的另一电路连接图；
图4是存储芯片电路的具体电路连接图。
具体实施方式
参照图1和图2，本实用新型实施例提供了一种叠层封装的存储芯片，包括基板400、堆叠在基板上的多层封装层500和存储芯片电路；所述存储芯片电路包括存储芯片本体100、稳压器200和电平转换单元300，所述存储芯片本体100、稳压器200和电平转换单元300分别置于不同的封装层500；所述稳压器200的输出端与存储芯片本体100的工作电压端101连接；所述电平转换单元300的输入端与存储芯片本体100的数据输出端102连接，电平转换单元300的输出端与存储芯片本体100的数据输入端103连接。
在该实施例中，通过叠层封装技术，将存储芯片本体100、稳压器200和电平转换单元300分别置于不同的封装层500，有效减少占有PCB板的面积。
此外，通常的存储芯片本体100的标准工作电压为1.8V或3V；1.8V的存储芯片本体100的实际的工作范围为1.65V-2.1V；3V的存储芯片本体100的实际的工作范围为2.6V-3.6V。高电压为超出存储芯片本体100的最大工作电压的电压。所述稳压器200将外接的电源的高电压转换为满足存储芯片本体100的工作电压范围的低电压，为所述存储芯片本体100提供合适的工作电压；具体地，稳压器200转换的低电压为1.6V-1.8V。此外，所述电平转换单元300降低输入信号的电压幅值，使输入信号的电压幅值满足存储芯片的要求。两者结合，实现存储芯片工作电压范围的扩宽。
参照图3，另一个实施例，所述电平转换单元300包括第一反相器301、电平转换器302、MOS管303和第二反相器304；所述第一反相器301的输入端与存储芯片本体100的数据输出端102连接，第一反相器301的输出端与电平转换器302的输入端连接；所述电平转换器302的输出端与MOS管303的栅极连接，所述MOS管303的源极与第二反相器304的输入端连接，所述第二反相器304的输出端与存储芯片本体100的数据输入端103连接。
在该实施例中，输入至存储芯片本体100的输入信号的电压幅值与电源的幅值一样，高于存储芯片本体100的最大工作电压，则容易烧坏存储芯片本体100；输入信号经过第一反相器301进行第一次取反，再经过所述电平转换器302降低电压幅值，经过用于控制输入信号通闭的MOS管303，再经过第二反相器304进行第二次取反，最后从数据输入端103输入至所述存储芯片本体100。
另一个实施例，所述稳压器200的输出端分别与第一反相器301的电源端和第二反相器304的电源端连接；所述电平转换器302的电源端、MOS管303的漏极和稳压器200的输入端与电源连接。
在该实施例中，所述稳压器200的输出端与第一反相器301的电源端和第二反相器304的电源端连接，将转换后的低电压作为所述第一反相器301和第二反相器304的工作电压。
电源的高电压从稳压器200的输入端输入至稳压器200进行低电压的转换。电源连接MOS管303的漏极导通MOS管303。电源连接电平转换器302的电源端，将高电压作为输入至存储芯片本体100的输入信号的高电平信号。
参照图4，另一个实施例，所述存储芯片本体100为具有八个引脚的存储芯片，包括DI引脚和VCC引脚；所述VCC引脚为工作电压端101，DI引脚为数据输入端103和数据输出端102；所述第一反相器301的输入端与存储芯片本体100的DI引脚连接，所述第二反相器304的输出端与存储芯片本体100的DI引脚连接，所述稳压器200的输出端与存储芯片本体100的VCC引脚连接。
在该实施例中，所述稳压器200将电源的高电压转换为低电压，从存储芯片本体100的VCC引脚输入至存储芯片本体100，为所述存储芯片本体100提供合适的工作电压。具体地，DI引脚为双向的I/O端口。输入信号Data_I为输入至存储芯片本体100的输入信号，输出信号Data_O为从存储芯片本体100输出的输出信号信号。输入信号Data_I的电压幅值为电源的高电压，输入信号Data_I经过电平转换单元300，使其电压符合存储芯片本体100的工作电压范围，从DI引脚输入至存储芯片本体100内。输出信号Data_O的电压幅值为存储芯片本体100的工作电压的幅值,不经过电平转换单元300，直接输出至外部。
具体地，所述MOS管303为高压MOS管。
具体地，所述稳压器200为低压差线性稳压器。
以上所述，只是本实用新型的较佳实施例而已，本实用新型并不局限于上述实施方式，只要其以相同的手段达到本实用新型的技术效果，都应属于本实用新型的保护范围。
Claims (6)
1.一种叠层封装的存储芯片，其特征在于，包括基板、堆叠在基板上的多层封装层和存储芯片电路；所述存储芯片电路包括存储芯片本体、稳压器和电平转换单元，所述存储芯片本体、稳压器和电平转换单元分别置于不同的封装层；所述稳压器的输出端与存储芯片本体的工作电压端连接；所述电平转换单元的输入端与存储芯片本体的数据输出端连接，电平转换单元的输出端与存储芯片本体的数据输入端连接。
2.根据权利要求1所述的一种叠层封装的存储芯片，其特征在于，所述电平转换单元包括第一反相器、电平转换器、MOS管和第二反相器；所述第一反相器的输入端与存储芯片本体的数据输出端连接，第一反相器的输出端与电平转换器的输入端连接；所述电平转换器的输出端与MOS管的栅极连接，所述MOS管的源极与第二反相器的输入端连接，所述第二反相器的输出端与存储芯片本体的数据输入端连接。
3.根据权利要求2所述的一种叠层封装的存储芯片，其特征在于，所述稳压器的输出端分别与第一反相器的电源端和第二反相器的电源端连接；所述电平转换器的电源端、MOS管的漏极和稳压器的输入端与电源连接。
4.根据权利要求2或3任一项所述的一种叠层封装的存储芯片，其特征在于，所述存储芯片本体为具有八个引脚的存储芯片，包括DI引脚和VCC引脚；所述工作电压端为VCC引脚，所述数据输入端和数据输出端均为DI引脚；所述第一反相器的输入端与存储芯片本体的DI引脚连接，所述第二反相器的输出端与存储芯片本体的DI引脚连接，所述稳压器的输出端与存储芯片本体的VCC引脚连接。
5.根据权利要求4所述的一种叠层封装的存储芯片，其特征在于，所述MOS管为高压MOS管。
6.根据权利要求4所述的一种叠层封装的存储芯片，其特征在于，所述稳压器为低压差线性稳压器。
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