CN209515706U - 一种半导体器件 - Google Patents

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Abstract

本实用新型涉及一种半导体器件，包括Si衬底、Ge层、光源GeSn层、波导GeSn层、探测器GeSn层、光源p+掺杂Ge层、探测器p+掺杂Ge层、光源p+掺杂Si层、探测器p+掺杂Si层、光源保护层、探测器保护层、第一氧化层、第二氧化层、α‑Si层各层由下至上依次层叠设置于Si衬底上；第一应力膜设置于第一氧化层、第二氧化层、α‑Si层上和两侧及波导GeSn层两侧；第二应力膜设置于探测器GeSn层、探测器p+掺杂Ge层、探测器p+掺杂Si层、探测器保护层两侧及探测器保护层上。本实用新型通过使用Si基改性Ge材料，实现光源、波导以及探测器的同层制备，器件结构新颖、集成度高、工艺成本低。

Description

一种半导体器件
技术领域
本实用新型属于集成电路技术领域，具体涉及一种半导体器件。
背景技术
集成光电子学是当今光电子学领域的发展前沿之一，它主要研究集成在一个平面上的光电子学器件和光电子系统的理论、技术与应用，是光电子学发展的必由之路和高级阶段。光电集成概念提出至今已有二十多年的历史。随着光通信、光信息处理、光计算、光显示等学科的发展，人们对具有体积小、重量轻、工作稳定可靠、低功耗、高速工作的光电子集成产生浓厚的兴趣，加之材料科学和先进制造技术的进展，使它在单一结构或单片n+掺杂Si衬底上集成光学、光/电和电子元件成为可能，并构成具有单一功能或多功能的光电子集成电路(OEIC,Optoelectronic Integrated Circuit)。随着半导体工艺水平的不断进步，集成规模与电路速度也翻倍增长，因此带来了一系列电互连，光互连问题。
但现有制备工艺制备形成的光学和电子器件间结构不易兼容，生产成本高且工艺周期较长。
因此，制备一种使光学和电子器件间结构易兼容的半导体器件就显得尤为重要。
发明内容
为了解决现有技术中存在的上述问题，本实用新型提供了一种半导体器件。本实用新型要解决的技术问题通过以下技术方案实现：
本实用新型提供了一种半导体器件，包括：
Si衬底；
Ge层，设置于所述Si衬底上；
光源GeSn层、光源p+掺杂Ge层、光源p+掺杂Si层、光源保护层，所述光源GeSn层、所述光源p+掺杂Ge层、所述光源p+掺杂Si层、所述光源保护层由下至上依次层叠设置于所述Ge层上；
波导GeSn层，设置于所述Ge层上；
探测器GeSn层、探测器p+掺杂Ge层、探测器p+掺杂Si层、探测器保护层，所述探测器GeSn层、所述探测器p+掺杂Ge层、所述探测器p+掺杂Si层、所述探测器保护层由下至上依次层叠设置于所述Ge层上；
第一氧化层和第二氧化层，均设置于所述Ge层上，其中，所述第一氧化层设置于所述光源GeSn层与所述波导GeSn层之间，所述第二氧化层设置于所述波导GeSn层与所述探测器GeSn层之间；
α-Si层，设置于所述波导GeSn层上；
第一应力膜，设置于所述第一氧化层、所述第二氧化层、所述α-Si层上及两侧、所述波导GeSn层两侧；
第二应力膜，设置于所述探测器GeSn层、所述探测器p+掺杂Ge层、所述探测器p+掺杂Si层、所述探测器保护层两侧及所述探测器保护层上。
进一步地，还包括电极，所述电极设置于所述Ge层、所述光源保护层及所述第二应力膜上。
进一步地，所述Si衬底由n+掺杂Si材料形成，厚度为30nm-750nm。
进一步地，所述光源p+掺杂Ge层与所述探测器p+掺杂Ge层的厚度均为100nm。
进一步地，所述光源p+掺杂Si层与所述探测器p+掺杂Si层的厚度均为300nm。
与现有技术相比，本实用新型的有益效果：
本实用新型通过使用Si基改性Ge材料，在同层实现光源、波导以及探测器的集成形成半导体器件，该半导体器件的光学和电子器件间结构易兼容，且结构新颖、集成度高、生产成本低、工艺周期短。
附图说明
图1为本实用新型提供的一种半导体器件的正视结构示意图；
图2为本实用新型提供的不同厚度的第一氧化层和第二氧化层在不同波长下的透射度仿真示意图；
图3为本实用新型提供的无α-Si层与有α-Si层时在不同波长下波导区域的透射度仿真示意图；
图4-1为本实用新型提供的直线型锥形过渡波导区域的俯视结构示意图；
图4-2为本实用新型提供的凸型锥形过渡波导区域的俯视结构示意图；
图4-3为本实用新型提供的凹型锥形过渡波导区域的俯视结构示意图；
图5-1为本实用新型提供的不同形状锥形过渡波导区域在不同波长条件下对投射度影响的仿真示意图；
图5-2为本实用新型提供的不同锥形过渡波导长度在不同波长条件下对透射度影响的仿真示意图；
图6-1为本实用新型提供的第一应力膜的右视结构示意图；
图6-2为本实用新型提供的第一应力膜使波导产生本征压应力的右视原理示意图；
图6-3为本实用新型提供的第一应力膜使波导产生本征压应力的俯视原理示意图；
图7-1为本实用新型提供的第二应力膜的右视结构示意图；
图7-2为本实用新型提供的第二应力膜使探测器产生张应力的右视原理示意图；
图8a-8f、图8g、图8i、图8k、图8m、图8o、图8q为本实用新型提供的一种半导体器件的制备方法的工艺流程示意图；
图8h为本实用新型提供的图8g对应的工艺制备的半导体器件的俯视结构示意图；
图8j为本实用新型提供的图8i对应的工艺制备的半导体器件的俯视结构示意图；
图8l为本实用新型提供的图8k对应的工艺制备的半导体器件的俯视结构示意图；
图8n为本实用新型提供的图8m对应的工艺制备的半导体器件的俯视结构示意图；
图8p为本实用新型提供的图8o对应的工艺制备的半导体器件的俯视结构示意图；
图8r为本实用新型提供的图8q对应的工艺制备的半导体器件的俯视结构示意图。
图中，001-Si衬底、002-Ge层、0031-光源GeSn层、0032-波导GeSn层、0033-探测器GeSn层、0041-光源p+掺杂Ge层、0042-探测器p+掺杂Ge层、0051-光源p+掺杂Si层、0052-探测器p+掺杂Si层、0061-光源保护层、0062-探测器保护层、0071-第一氧化层、0072-第二氧化层、008-α-Si层、009-第一应力膜、010-第二应力膜、011-电极。
具体实施方式
下面结合具体实施例对本实用新型做进一步详细的描述，但本实用新型的实施方式不限于此。
图1为本实用新型提供的一种半导体器件的正视结构示意图，如图1所示，一种半导体器件，包括：
Si衬底001；
其中，Si衬底001由n+掺杂Si材料形成，厚度为30nm-750nm。
Ge层(002)，设置于Si衬底(001)上；
光源GeSn层(0031)、光源p+掺杂Ge层(0041)、光源p+掺杂Si层(0051)、光源保护层(0061)，光源GeSn层(0031)、光源p+掺杂Ge层(0041)、光源p+掺杂Si层(0051)、光源保护层(0061)由下至上依次层叠设置于Ge层(002)上；
波导GeSn层(0032)，设置于所述Ge层(002)上；
探测器GeSn层(0033)、探测器p+掺杂Ge层(0042)、探测器p+掺杂Si层(0052)、探测器保护层(0062)，探测器GeSn层(0033)、探测器p+掺杂Ge层(0042)、探测器p+掺杂Si层(0052)、探测器保护层(0062)由下至上依次层叠设置于Ge层(002)上；
其中，光源GeSn层(0031)与探测器GeSn层(0033)的厚度均为250nm，波导GeSn层(0032)的厚度为160nm-200nm；光源GeSn层(0031)、波导GeSn层(0032)以及探测器GeSn层(0033)均由GeSn材料形成，且GeSn材料中Sn组分为3％-5％。
其中，光源p+掺杂Ge层(0041)与探测器p+掺杂Ge层(0042)的厚度均为100nm。
其中，光源p+掺杂Si层(0051)与探测器p+掺杂Si层(0052)的厚度均为300nm。
其中，光源保护层(0061)与探测器保护层(0062)的厚度均为900nm。
第一氧化层(0071)和第二氧化层(0072)，均设置于Ge层(002)上，其中，第一氧化层(0071)设置于光源GeSn层(0031)与波导GeSn层(0032)之间，第二氧化层(0072)设置于波导GeSn层(0032)与探测器GeSn层(0033)之间；
其中，第一氧化层(0071)和第二氧化层(0072)均由SiO2材料形成，厚度为20nm-50nm，优选为20nm。第一氧化层(0071)和第二氧化层(0072)对光源GeSn层(0031)、波导GeSn层(0032)和探测器GeSn层(0033)起到电隔离的作用，防止两端光电器件产生寄生效应。
图2为本实用新型提供的不同厚度的第一氧化层(0071)和第二氧化层(0072)在不同波长下的透射度仿真示意图，如图2所示，波长越长受界面的影响越小；基本20nm厚的第一氧化层(0071)和第二氧化层(0072)对光传输的影响与没有第一氧化层(0071)和第二氧化层(0072)时一致，对整个光传输影响很小基本可以忽略不计；当第一氧化层(0071)和第二氧化层(0072)逐渐加厚时，透射率逐渐减小，且厚度增加越厚其透射率减小越多。
上述结论是因为随着厚度的增加，第一氧化层(0071)和第二氧化层(0072)的散射损耗和反射都越来越大导致耦合损耗增大。波长在1.75μm左右时，无第一氧化层(0071)和第二氧化层(0072)与有第一氧化层(0071)和第二氧化层(0072)且厚度为20nm的器件与波导之间的耦合效率基本均为84％-85％，而第一氧化层(0071)和第二氧化层(0072)厚度为50nm的耦合效率基本为81％-82％，这说明第一氧化层(0071)和第二氧化层(0072)对器件与波导之间的损耗影响是不可忽略的。
α-Si层(008)，设置于波导GeSn层(0032)上；
其中，α-Si层(008)厚度为800nm-840nm。图3为本实用新型提供的无α-Si层与有α-Si层时在不同波长下波导区域的透射度仿真示意图，如图3所示，添加α-Si层(008)能够减小耦合损耗，这与光纤与器件耦合的情况基本一致，且相比较侧墙设计更能够减小损耗。
另外，光源GeSn层0031、光源p+掺杂Ge层0041、光源p+掺杂Si层0051以及光源保护层0061构成光源区域；波导GeSn层0032、第一氧化层0071、第二氧化层0072以及α-Si层008构成波导区域；探测器GeSn层0033、探测器p+掺杂Ge层0042、探测器p+掺杂Si层0052以及探测器保护层0062构成探测器区域。
其中，光源区域与衬底001和Ge层002共同构成激光器。
其中，波导区域包括锥形过渡波导区域和矩形波导区域，锥形过渡波导区域的两侧可以为不同形状，可以为直线型、凸型、凹型。如图4-1所示，图4-1为本实用新型提供的直线型锥形过渡波导区域的俯视结构示意图，如图4-2所示，图4-2为本实用新型提供的凸型锥形过渡波导区域的俯视结构示意图，如图4-3所示，图4-3为本实用新型提供的凹型锥形过渡波导区域的俯视结构示意图。锥形过渡波导长度越长，其在传播方向的变化尺寸越小，但是并不是线性增加，随着长度的增加，损耗减小就越来越少，因此对光的传输损耗影响也就越小。
图5-1为本实用新型提供的不同形状锥形过渡波导区域在不同波长条件下对透射度影响的仿真示意图，如图5-1所示，凹型过渡波导增大传输损耗，凸型过渡波导在固定过渡长度传输中有优势，在实际应用允许的情况下，尽量选取较长的过渡波长。
图5-2为本实用新型提供的不同锥形过渡波导长度在不同波长条件下对透射度影响的仿真示意图，如图5-2所示，锥形过渡波导长度L范围为5μm-15μm，锥形过渡波导长度L为15μm时透射度最好，但在器件设计过程中，锥形过渡波导长度L不易过长，因此锥形过渡波导长度L优选为10μm。
第一应力膜(009)设置于第一氧化层(0071)、第二氧化层(0072)、α-Si层(008)上及两侧、波导GeSn层(0032)两侧；
其中，图6-1为本实用新型提供的第一应力膜(009)的右视结构示意图，如图6-1所示，第一应力膜(009)，设置于波导区域及两侧，厚度为10nm-20nm。图6-2和图6-3分别为本实用新型提供的第一应力膜009使波导产生本征压应力的右视原理示意图和俯视原理示意图，如图6-2和图6-3所示，利用低频功率源引入高能粒子轰击，导致第一应力膜009的原子或离子进行结合或重新分布，即使得第一应力膜009变得具有压缩性，发生伸张或膨胀，从而使第一应力膜009产生本征压应力。
其中，本征应力又称内应力，是在薄膜沉积生长环境中产生的(如温度、压力、气流速等)。若薄膜具有沿膜面收缩的趋势则基体对薄膜产生张应力，反之，薄膜沿膜面的膨胀趋势造成压应力。本征应力与薄膜的制备方法及工艺过程密切相关，且随着薄膜和基体材料的不同而不同。
在其他工艺条件不变的情况下，第一温度越高，形成波导压应力越大；在其他工艺条件不变的情况下，第一压强越高，形成波导压应力越小；在其他工艺条件不变的情况下，低频功率越大，形成波导压应力越大。且压应力大小与第一温度、第一压强、低频功率、第一气体流量比呈一定的线性关系。压应力满足如下公式：
第一温度与压应力关系：Tc＝-1.0×T-463.6；
第一压强与压应力关系：Tc＝1.03×P-1363.5；
低频功率与压应力关系：Tc＝-0.7×R-813.4；
第一气体流量比与压应力关系：Tc＝24×X2-167×X-560；
其中，Tc为压应力，单位为Pa；T为第一温度，单位为℃；P为第一压强，单位为mTorr；R为低频功率，单位为W；X为第一气体流量比。
第二应力膜010设置于探测器GeSn层(0033)、探测器p+掺杂Ge层(0042)、探测器p+掺杂Si层(0052)、探测器保护层(0062)两侧及探测器保护层(0062)上；
其中，图7-1为本实用新型提供的第二应力膜010的右视结构示意图，如图7-1所示，第二应力膜010设置于Si衬底001上、探测器区域及两侧，厚度为10nm-20nm。图7-2为本实用新型提供的第二应力膜010使探测器产生张应力的右视原理示意图，如图7-2所示，利用射频功率源引入高能粒子轰击，导致第二应力膜010的原子或离子进行结合或重新分布，即使得第二应力膜010变得具有伸张性，从而使探测器产生本征张应力。在其他工艺条件不变的情况下，第二温度越高，形成探测器张应力越大；在其他工艺条件不变的情况下，第二压强越高，形成探测器张应力越小；在其他工艺条件不变的情况下，射频功率越大，形成探测器张应力越大。且张应力大小与第二温度、第二压强、射频功率、第二气体流量比呈一定的线性关系。张应力满足如下公式：
第二温度与张应力Ts关系：Ts＝1.2×T′-34.1；
第二压强与张应力Ts关系：Ts＝0.3×P′-28.5；
射频功率与张应力Ts关系：Ts＝(-2.48×10-6)×R′2+0.26×R′+134.1；
第二气体流量比与张应力Ts关系：Ts＝-265.4×X′2+574.6×X′+140.3；
其中，Ts为张应力，单位为Pa；T′为第二温度，单位为℃；P′为第二压强，单位为mTorr；R′为射频功率，单位为W；X′为第二气体流量比。
由于第一应力膜009包裹着波导区域，应力直接作用在波导上，使波导受到压应力，波导的禁带宽度增大；由于第二应力膜010包裹着探测器区域及Si衬底，应力直接作用在探测器上，使探测器沿垂直于光传输方向受到张应力，探测器禁带宽度减小。从而满足禁带关系：Eg波导>Eg光源>Eg探测器，其中，Eg表示禁带宽度。通过调制光源、波导、探测器的禁带关系，在同层实现光源、波导以及探测器的集成，该器件结构新颖、集成度高、工艺成本低。
其中，第一应力膜009与第二应力膜010，厚度均为10nm-20nm。
电极(011)设置于Ge层(002)、光源GeSn层(0031)及第二应力膜(010)上。
其中，电极011由金属Al形成，厚度为10nm-20nm。
此外，本实用新型提供了一种半导体器件的制备方法，包括：
S1、选取n+掺杂Si衬底001；
具体请见图8a，图8a为本实用新型提供的一种半导体器件的主视结构示意图。
S2、在n+掺杂Si衬底上依次生长Ge层002、GeSn层003、p+掺杂Ge层004、p+掺杂Si层005、保护层006；
具体请参见图8b-8f，图8b-8f为本实用新型提供的一种半导体器件的制备方法的工艺流程示意图。
其中，步骤S2包括：
S21、在330℃温度条件下，利用CVD(Chemical Vapor Deposition,化学气相沉积)工艺在衬底001上外延生长Ge层002；
其中，具体请参见图8b，Ge层002由n++掺杂Ge材料形成，Ge层002的厚度为50nm，掺杂浓度为1020cm-3。
其中，CVD工艺是指利用含有薄膜元素的一种或几种气相化合物或单质、在衬底上进行化学反应生成薄膜的方法。
S22、通入H2，在350℃及以下温度条件下，利用减压CVD工艺在埋层002上生长GeSn层003，厚度为150nm-200nm，控制GeSn材料中Sn组分为3％-5％。
此外，因为Sn固溶度低，因此Sn组分不会使Sn溢出。
其中，固溶度是指固溶体中溶质的最大含量，即溶质在溶剂中的极限溶解度。
具体请参见图8c，步骤S22包括：
S221、在Ge层002上生长Ge虚衬底，厚度为50nm；
S222、对Ge虚衬底进行快速热退火形成热失配，引入0.2％的张应力；
其中，热退火是半导体加工工艺中的一种常规技术手段，一般用来激活半导体材料中的掺杂元素和将由离子注入造成的非晶结构恢复为完整晶格结构。
S223、以SnCl4作为Sn源，GeH4作为Ge源，在Ge虚衬底上外延生长Ge0.97Sn0.03层，厚度为150nm-200nm。
其中，由于Ge0.97Sn0.03与Ge虚衬底二者晶格匹配，Ge0.97Sn0.03外延层中也存在0.2％的张应力。
S23、在160℃温度条件下，利用CVD工艺在GeSn层003上生长p+掺杂Ge层004；
其中，具体请参见图8d，p+掺杂Ge层004厚度为100nm，掺杂浓度为3×1019cm-3。
S24、在275℃-325℃温度条件下，利用CVD工艺在p+掺杂Ge层004上生长p+掺杂Si层005；
其中，具体请参见图8e，p+掺杂Si层005厚度为300nm，掺杂浓度为1020cm-3。
S25、利用LPCVD(Low Pressure Chemical Vapor Deposition,低温等离子体增强化学气相沉积)工艺在p+掺杂Si层005上淀积保护层006，具体请参见图8f。
其中，步骤S25包括：
利用LPCVD工艺在p+掺杂Si层005上淀积第一Ti层，第一Ti层厚度为300nm；
利用LPCVD工艺在第一Ti层上淀积Al层，Al层厚度为300nm；
利用LPCVD工艺在Al层上淀积第二Ti层，第二Ti层厚度为300nm。
其中，LPCVD工艺的基本原理是将一种或数种气态物质，在较低压力下，用热能激活，使其发生热分解或化学反应，沉积在材料表面形成所需的薄膜。
S3、刻蚀保护层006、p+掺杂Si层005、p+掺杂Ge层004、GeSn层003形成依次隔离的光源区域、波导区域、探测器区域；
具体请参见图8g和图8h，图8g为本实用新型提供的一种单片同层光电集成器件的制备方法的工艺流程示意图，图8h为本实用新型提供的图8g对应的工艺制备的单片同层光电集成器件的俯视结构示意图。
其中，步骤S3包括：
S31、利用干法刻蚀工艺通入HF刻蚀保护层006和p+掺杂Si层005；
其中，干法刻蚀是指用等离子体进行薄膜刻蚀的技术。
S32、利用干法刻蚀工艺，采用浓度比为1:2.5:10的HF:HNO3:CH3COOH刻蚀p+掺杂Ge层004、GeSn层003，形成依次隔离的光源区域、波导区域、探测器区域，波导区域与光源区域之间、波导区域与探测器区域之间有隔离沟槽。
其中，光源区域包括：光源GeSn层0031、光源p+掺杂Ge层0041、光源p+掺杂Si层0051、光源保护层0061；波导区域包括波导GeSn层0032；探测器区域包括：探测器GeSn层0033、探测器p+掺杂Ge层0042、探测器p+掺杂Si层0052、探测器保护层0062。
S4、通入SiH4和O2，在隔离沟槽中淀积第一氧化层0071和第二氧化层0072，宽度均为20nm-50nm，优选为20nm；
具体请参见图8i和图8j，图8i为本实用新型提供的一种半导体器件的制备方法的工艺流程示意图，图8j为本实用新型提供的图8i对应的工艺制备的半导体器件的俯视结构示意图。
S5、在波导区域上淀积α-Si层008；
具体请参见图8k和图8l，图8k为本实用新型提供的一种半导体器件的制备方法的工艺流程示意图，图8l为本实用新型提供的图8k对应的工艺制备的半导体器件的俯视结构示意图。
S6、在第一氧化层0071上、第二氧化层0072上、α-Si层008上及波导区域两侧淀积第一应力膜009；
具体请参见图8m和图8n，图8m为本实用新型提供的一种半导体器件的制备方法的工艺流程示意图，图8n为本实用新型提供的图8m对应的工艺制备的半导体器件的俯视结构示意图。
其中，步骤S6包括：
S61、在第一预设条件下，通入SiH4和NH3，利用PECVD(Plasma Enhanced ChemicalVapor Deposition,等离子体增强化学气相沉积)工艺在波导区域上及两侧淀积第一应力膜009，厚度为10nm-20nm。
第一预设条件包括：第一温度、第一压强、低频功率、第一气体流量比。其中，第一温度为340℃-360℃，第一压强为500mTorr，低频功率为150W，SiH4和NH3的第一气体流量比为2。
其中，PECVD工艺是指借助微波或射频等使含有薄膜组成原子的气体电离，在局部形成等离子体，而等离子体化学活性很强，很容易发生反应，在基片上沉积出所期望的薄膜。为了使化学反应能在较低的温度下进行，利用了等离子体的活性来促进反应。
S7、在探测器区域上和n+掺杂Si衬底上淀积第二应力膜010；
其中，步骤S7包括：
具体请参见图8o和图8p，图8o为本实用新型提供的一种半导体器件的制备方法的工艺流程示意图，图8p为本实用新型提供的图8o对应的工艺制备的半导体器件的俯视结构示意图。
S71、在第二预设条件下，通入SiH4和NH3，利用PECVD工艺在探测器区域上和n+掺杂Si衬底上淀积第二应力膜010，厚度为10nm-20nm。
第二预设条件包括：第二温度、第二压强、射频功率、第二气体流量比。其中，第二温度为240℃-280℃，第二压强为1500mTorr，射频功率为200W，SiH4和NH3的第二气体流量比为0.75。
S8、在发光器件区域上、n+掺杂Si衬底上、第二应力膜010上形成电极。其中，步骤S8包括：
具体请参见图8q和图8r，图8q为本实用新型提供的一种半导体器件的制备方法的工艺流程示意图，图8r为本实用新型提供的图8q对应的工艺制备的半导体器件的俯视结构示意图。
S81、利用电子束蒸发工艺，在发光器件区域上、n+掺杂Si衬底上、第二应力膜010上蒸发淀积金属Al，厚度为10nm-20nm，形成金属接触；
S82、利用刻蚀工艺选择性刻蚀指定区域的金属Al，形成电极011。
其中，电子束蒸发是指在真空条件下利用电子束进行直接蒸发材料，使蒸发材料气化并向基板输运，在基底上凝结形成薄膜的方法。
本实用新型提供的半导体器件利用Si基改性Ge材料，实现光源件、波导、探测器的同层制备，从而降低器件生产成本、缩短工艺周期。
以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。

Claims (5)

1.一种半导体器件，其特征在于，包括：
Si衬底(001)；
Ge层(002)，设置于所述Si衬底(001)上；
光源GeSn层(0031)、光源p+掺杂Ge层(0041)、光源p+掺杂Si层(0051)、光源保护层(0061)，所述光源GeSn层(0031)、所述光源p+掺杂Ge层(0041)、所述光源p+掺杂Si层(0051)、所述光源保护层(0061)由下至上依次层叠设置于所述Ge层(002)上；
波导GeSn层(0032)，设置于所述Ge层(002)上；
探测器GeSn层(0033)、探测器p+掺杂Ge层(0042)、探测器p+掺杂Si层(0052)、探测器保护层(0062)，所述探测器GeSn层(0033)、所述探测器p+掺杂Ge层(0042)、所述探测器p+掺杂Si层(0052)、所述探测器保护层(0062)由下至上依次层叠设置于所述Ge层(002)上；
第一氧化层(0071)和第二氧化层(0072)，均设置于所述Ge层(002)上，其中，所述第一氧化层(0071)设置于所述光源GeSn层(0031)与所述波导GeSn层(0032)之间，所述第二氧化层(0072)设置于所述波导GeSn层(0032)与所述探测器GeSn层(0033)之间；
α-Si层(008)，设置于所述波导GeSn层(0032)上；
第一应力膜(009)，设置于所述第一氧化层(0071)、所述第二氧化层(0072)、所述α-Si层(008)上及两侧、所述波导GeSn层(0032)两侧；
第二应力膜(010)，设置于所述探测器GeSn层(0033)、所述探测器p+掺杂Ge层(0042)、所述探测器p+掺杂Si层(0052)、所述探测器保护层(0062)两侧及所述探测器保护层(0062)上。
2.根据权利要求1所述的半导体器件，其特征在于，还包括电极(011)，所述电极(011)设置于所述Ge层(002)、所述光源保护层(0061)及所述第二应力膜(010)上。
3.根据权利要求1所述的半导体器件，其特征在于，所述Si衬底(001)由n+掺杂Si材料形成，厚度为30nm-750nm。
4.根据权利要求1所述的半导体器件，其特征在于，所述光源p+掺杂Ge层(0041)与所述探测器p+掺杂Ge层(0042)的厚度均为100nm。
5.根据权利要求1所述的半导体器件，其特征在于，所述光源p+掺杂Si层(0051)与所述探测器p+掺杂Si层(0052)的厚度均为300nm。
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