CN209312010U - 基于power pc处理器的处理器子卡 - Google Patents
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Abstract
本实用新型提出一种基于POWER PC处理器的处理器子卡，能够解决现有基于POWERPC架构的板卡结构尺寸、功耗以及重量较大的问题。该处理器子卡中，CPLD接入看门狗电路，实现主处理器复位以及相应的配置；CPLD还用于对主处理器经LPC总线传输的地址和数据进行解析；主处理器配置有PCI接口，相应通过PCI总线接至PMC规范定义的连接器X1和X2；CPLD配置有多路离散量输入输出接口，相应通过电平缓冲芯片接至连接器X4；所述连接器X4同时还作为串口接口电路、以太网接口电路、USB接口电路、CAN总线接口电路以及电源电路对外的接口。
Description
技术领域
本实用新型涉及一种基于POWERPC架构的板卡结构。
背景技术
随着科学技术的发展，嵌入式处理器应用的越来越广泛，PowerPC体系结构是一种精简指令集计算机(Reduced Instruction Set Computer，RISC)体系结构，具有高性能和低功耗的特点，主要应用在嵌入式系统中，可以作为单板计算机，进行高性能计算和图像处理。
PowerPC家族十分庞大，在微型系统控制领域，目前比较成熟的由MPC8270，MPC8245，MPC8349构成的平台，但是基于这些处理器的平台尺寸一般相对较大。MPC5121e是一款32位PowerPC微控制器，外围接口比较丰富，但目前所见基于该款微控制器的板卡，尺寸、功耗以及重量也都比较大。
实用新型内容
为了解决现有基于POWERPC架构的板卡结构尺寸、功耗以及重量较大的问题，本实用新型提出一种新的基于POWER PC处理器的处理器子卡。
本实用新型的技术方案如下：
该基于POWER PC处理器的处理器子卡，包括主处理器及其外围电路、看门狗电路、电源电路、串口接口电路、以太网接口电路、USB接口电路和CAN总线接口电路；其中：
主处理器为MPC5121e系列的32位PowerPC微控制器，并配置有可扩展的DDR2；
主处理器的外围电路包括时钟模块、BOOT FLASH、USER FLASH、NVRAM和CPLD；时钟模块为主处理器和CPLD提供同步时钟信号；BOOT FLASH、USER FLASH和NVRAM分别一端与CPLD连接，另一端与主处理器的LPC总线连接；CPLD接入看门狗电路，实现主处理器复位以及相应的配置；CPLD还用于对主处理器经LPC总线传输的地址和数据进行解析；
串口接口电路、以太网接口电路、USB接口电路、CAN总线接口电路分别与主处理器的相应通信接口连接；
所述主处理器配置有PCI接口，相应通过PCI总线接至PMC规范定义的连接器X1和X2；
所述CPLD配置有多路离散量输入输出接口，相应通过电平缓冲芯片接至连接器X4；所述连接器X4同时还作为串口接口电路、以太网接口电路、USB接口电路、CAN总线接口电路以及电源电路对外的接口。
基于以上方案，本实用新型还进一步作了如下优化：
所述CPLD采用ALTERA公司的EPM1270。
所述串口接口电路提供两路RS232接口和两路RS422接口。
所述以太网接口电路使用主处理器自带的以太网接口，PHY层协议芯片选用KSZ8041NLI。
所述USB接口电路使用主处理器自带的USB接口，外加功率开关芯片MIC2536-2BM及ESD保护芯片IP4220CZ6。
所述CAN总线接口电路基于主处理器自带的CAN接口，增加隔离CAN接口芯片ADM3053以实现CAN接口的隔离。
所述电源电路采用1片LTM4600IV作为5V转3.3V的芯片，采用2片MIC68220YML用于将+3.3V转换主处理器所用的1.4V和1.8V以及DDR2所需要的+1.8V及+0.9V，MIC68220YML的上电反馈脚作为后级电源输出脚的控制脚。
本实用新型具有以下优点：
该处理器子卡具有尺寸较小，接口丰富，易于集成，稳定可靠的特点。
该处理器子卡可应用于尺寸受限的控制系统中；外围接口包括USB，CAN，以太网，I/O，RS232/RS422接口，方便和其它模块或设备进行通信；工业级设计，较高的可靠性，可应用于汽车和航空航天等领域；采用PMC规范，支持32位33M PCI，可方便集成于3U或6U机箱的CPCI设计中；较低的功耗，相对于同类的POWERPC设备不需要增加额外的散热片。
附图说明
图1为本实用新型的处理器子卡结构框图。
具体实施方式
下面结合附图和实施例对本实用新型做详细描述。
本实用新型是一款基于MPC5121的非全尺寸PMC(非全尺寸的意思是参考了PMC规范，尺寸相对一般的PMC要小)处理器子卡(以下均简称为处理器子卡)，作为计算机的内部核心处理模块使用，满足其功能和结构的要求。
该处理器子卡外观结构和信号定义参考PMC规范，PMC的X1，X2信号定义按照标准规范进行定义，X4主要为自定义信号。处理器子卡功能电路包括：主处理器及外围电路、CAN总线电路、串口电路、以太网电路、USB电路、电源电路、看门狗复位电路和离散量输入输出电路，系统框图见附图1。主处理器外围译码电路采用CPLD，相对于官方提供的FPGA方案大大减小了体积。
1、主处理器及外围电路
主处理器(CPU)及外围电路如图1所示，主要包括时钟、BOOT FLASH、USER FLASH和NVRAM和CPLD。
CPLD在系统中主要有两个作用，第一个作用是在CPU复位时配置CPU，第二个作用是将CPU的总线信号进行解码，因为CPU的总线是复用(AD32)的，所以需要通过CPLD对地址和数据进行解析。
主处理器选用freescale公司的MPC5121YVY400B。处理器主频400MHz，760MIPS，内置128KSRAM；内核e300，具有32K的指令、数据缓存，两个定点运算单元和一个双精度浮点单元。DDR2选用Micron公司的MT47H64M8SH-25EIT，256MB，可扩展为2GB；BOOT FLASH选用1片SPANSION公司的S29GL512P组成16位存储器，容量为64MB；User FLASH选用2片SPANSION公司S29GL512P组成32位存储器，容量为128MB，4GB；NVRAM选用EV2A16A，容量为256Kx16。
CPLD(可编程逻辑)采用ALTERA公司的EPM1270，1270个宏单元，可用为I/O数量116，用于实现对BOOT_FLASH、USER_FLASH及NVRAM的读写，另外用于离散量以及看门狗复位逻辑设计。
2.串口接口电路
RS-232接口及RS422接口电路已非常成熟，处理器子卡选用1片MAX4232和2片MAX488，分别为2路RS232和2路RS422，可用于调试和通信。
3.以太网接口电路
MPC5121e内部集成10/100M以太网MAC，PHY层协议芯片选用KSZ8041NLI。
4.USB接口电路
处理器子卡USB接口电路设计直接使用处理器自带的USB接口，外加功率开关芯片MIC2536-2BM及ESD保护芯片IP4220CZ6。
5.CAN总线接口电路
MPC5121E自带的3路CAN接口可使用，处理器子卡使用2个隔离CAN接口芯片ADM3053实现CAN接口的隔离。
6.电源电路
电源电路使用1片LT公司的LTM4600IV作为5V转3.3V的芯片；另外使用2片MICREL公司的MIC68220YML将+3.3V转换CPU所用的1.4V和1.8V以及DDR2所需要的+1.8V及+0.9V。因为MIC68220YML具有上电反馈脚POP1和输出使能脚，将上电反馈脚作为后级电源输出脚的控制脚时，保证满足CPU上电的时序要求，在本设计中使用1.8V去控制1.4V(CPU内核电压)输出。
7.看门狗及复位电路
硬件看门狗电路设计采用MAX791与CPLD，主要用于检测程序运行周期的超时故障，通过电容可以设置MAX791看门狗定时周期，看门狗定时周期设置为100ms，带手动复位功能。
看门狗的使能/禁止通过外部输入信号GSE控制，当GSE为低时，屏蔽看门狗输出，但经软件可以控制使能或屏蔽看门狗输出，复位后10s内看门狗的输出初态处于屏蔽状态，但可以由软件控制使能或屏蔽，10S后由GSE信号决定屏蔽使能，硬件自动使能。
看门狗输出，使能和屏蔽不受软件控制，看门狗叫后触发非屏蔽中断。
软件屏蔽使能看门狗通过总线访问寄存器的方式实现。
8.离散量输入输出接口
对外的CPLD离散量输入输出电路采用3片电平缓冲芯片SN74LVC8T245PW作为I/O缓冲器。
处理器通过总线访问地址0xB000 0000可以访问CPLD(逻辑上由CPLD上设置的输入输出控制模块实现)，可以控制3路GPIO的输出；离散量输入通过CPU映射的方式实现离散量输入。
具体的离散量定义如下：
a)3个通用GPIO输出，3.3V电平，接上拉电阻，通过总线访问寄存器的方式实现；
b)3个通用GPIO输入，3.3V电平，接上拉电阻，通过CPLD引脚映射；
另外，还有1个复位输入I/O(Reset)，3.3V电平，低电平有效，接上拉电阻，通过CPLD引脚映射；1个系统复位输出I/O(经LPC总线、AD32由CPLD输出至需要复位的外部系统)，3.3V电平，低电平持续时间200ms，接上拉电阻，通过总线访问寄存器控制。
该处理器子卡预留USB2.0主接口，双路隔离CAN2.0，双路RS422，双路RS232接口，PMC总线规范接口，一路10M/100M以太网口，3路离散量输入输出，自带看门狗功能。结构尺寸仅为106mm*77mm，定位孔和连接器X1和X2参考PMC规范(PMC规范定义了三个连接器X1、X2、X4)，连接器X4为自定义。
Claims (7)
1.基于POWER PC处理器的处理器子卡，其特征在于：包括主处理器及其外围电路、看门狗电路、电源电路、串口接口电路、以太网接口电路、USB接口电路和CAN总线接口电路；其中：
主处理器为MPC5121e系列的32位PowerPC微控制器，并配置有可扩展的DDR2；
主处理器的外围电路包括时钟模块、BOOT FLASH、USER FLASH、NVRAM和CPLD；时钟模块为主处理器和CPLD提供同步时钟信号；BOOT FLASH、USER FLASH和NVRAM分别一端与CPLD连接，另一端与主处理器的LPC总线连接；CPLD接入看门狗电路，实现主处理器复位以及相应的配置；CPLD还用于对主处理器经LPC总线传输的地址和数据进行解析；
串口接口电路、以太网接口电路、USB接口电路、CAN总线接口电路分别与主处理器的相应通信接口连接；
所述主处理器配置有PCI接口，相应通过PCI总线接至PMC规范定义的连接器X1和X2；
所述CPLD配置有多路离散量输入输出接口，相应通过电平缓冲芯片接至连接器X4；所述连接器X4同时还作为串口接口电路、以太网接口电路、USB接口电路、CAN总线接口电路以及电源电路对外的接口。
2.根据权利要求1所述的基于POWER PC处理器的处理器子卡，其特征在于：所述CPLD采用ALTERA公司的EPM1270。
3.根据权利要求1所述的基于POWER PC处理器的处理器子卡，其特征在于：所述串口接口电路提供两路RS232接口和两路RS422接口。
4.根据权利要求1所述的基于POWER PC处理器的处理器子卡，其特征在于：所述以太网接口电路使用主处理器自带的以太网接口，PHY层协议芯片选用KSZ8041NLI。
5.根据权利要求1所述的基于POWER PC处理器的处理器子卡，其特征在于：所述USB接口电路使用主处理器自带的USB接口，外加功率开关芯片MIC2536-2BM及ESD保护芯片IP4220CZ6。
6.根据权利要求1所述的基于POWER PC处理器的处理器子卡，其特征在于：所述CAN总线接口电路基于主处理器自带的CAN接口，增加隔离CAN接口芯片ADM3053以实现CAN接口的隔离。
7.根据权利要求1所述的基于POWER PC处理器的处理器子卡，其特征在于：所述电源电路采用1片LTM4600IV作为5V转3.3V的芯片，采用2片MIC68220YML用于将+3.3V转换主处理器所用的1.4V和1.8V以及DDR2所需要的+1.8V及+0.9V，MIC68220YML的上电反馈脚作为后级电源输出脚的控制脚。
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| CN111679601A (zh) * | 2020-05-28 | 2020-09-18 | 深圳市信锐网科技术有限公司 | 多板卡设备的控制方法、多板卡设备及介质 |
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2018
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| CN111679601B (zh) * | 2020-05-28 | 2021-11-19 | 深圳市信锐网科技术有限公司 | 多板卡设备的控制方法、多板卡设备及介质 |
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