CN209151142U - 电路结构、电路板和超算设备 - Google Patents

Abstract

本申请提供一种电路结构、电路板和超算设备，其中，该电路结构包括：至少两级运算电路单元，相邻的运算电路单元连接，每一个运算电路单元与用于输出待计算参数的输出单元连接，运算电路单元为应用于BLAKE算法的电路上的最小单元；电路结构上的各运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，电路结构上的加法器的输入端上设置有时序逻辑元件。进而可以通过上述电路结构实现BLAKE算法；并且，将加法运算和异或运算通过时序逻辑元件进行隔离，和/或，通过时序逻辑元件可以去除输入到加法器中的信号的毛刺；从而，可以降低电路结构中的计时频率，可以防止计时频率的传播，降低整个电路结构的动态功耗。

Description

电路结构、电路板和超算设备

技术领域

本申请涉及超算设备领域，例如涉及一种电路结构、电路板和超算设备。

背景技术

BLAKE算法做为一种高效的加密算法，常常被应用在数字货币算法的实现中；可以采用电路结构实现BLAKE算法。

现有技术中，用于实现BLAKE算法的电路结构中包括多个运算电路单元，每一个运算电路单元上设置有加法器和/或异或门；每一个运算电路单元上设置有四个运算路径，在每一个运算路径的输入端上会设置一个时序逻辑元件，例如时序逻辑元件为寄存器。通过上述电路结构可以实现BLAKE算法。

然而现有技术中，由于用于实现BLAKE算法的电路结构中具有多个加法器核多个异或门，当这些器件级联在一起的时候，会导致每一个运算电路单元输出的信号中具有毛刺，进而导致接收到具有毛刺的运算电路单元的计时频率升高，进一步的导致整个电路结构的计时频率升高，导致整个电路结构的动态功耗较高。

实用新型内容

本申请提供一种电路结构、电路板和超算设备，以解决现有技术中用于实现BLAKE算法的电路结构的计时频率升高，电路结构的动态功耗较高的问题。

第一方面，本申请提供一种电路结构，应用于BLAKE算法的实现，其特征在于，包括：

至少两级运算电路单元，相邻的所述运算电路单元连接，每一个所述运算电路单元与用于输出待计算参数的输出单元连接，所述运算电路单元为应用于BLAKE算法的电路上的最小单元；

所述电路结构上的各所述运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，所述电路结构上的加法器的输入端上设置有时序逻辑元件。

进一步地，所述运算电路单元包括第一运算路径、第二运算路径、第三运算路径和第四运算路径；

所述第一运算路径上设置有第一加法器和第二加法器，所述第二运算路径上设置有第一异或门和第一位移器，所述第三运算路径上设置有第三加法器，所述第四运算路径上设置有第二异或门和第二位移器；

所述第一运算路径的输入端、所述第二运算路径的输入端分别与所述第一加法器的输入端连接，所述第一加法器的输出端与所述第二加法器的输入端连接，所述第二加法器的输入端与所述输出单元的输出端连接，所述第二加法器的输出端与所述第四运算路径上的第二异或门的输入端连接；

所述第二运算路径的输入端与所述第一异或门的输入端连接，所述第一异或门的输出端与所述第一位移器的输入端连接；

所述第三运算路径的输入端与所述第三加法器的输入端连接，所述第三加法器的输出端与第一异或门的输入端连接；

所述第四运算路径的输入端与所述第二异或门的输入端连接，所述第二异或门的输出端与所述第二位移器的输入端连接，所述第二位移器的输出端与所述第三加法器的输入端连接。

进一步地，所述时序逻辑元件分别为第一寄存器、第二寄存器、第三寄存器和第四寄存器。

进一步地，在所述电路结构上的各所述运算电路单元的加法器与异或门之间设置有时序逻辑元件时，所述第二加法器的输出端与所述第一寄存器的输入端连接，所述第一寄存器的输出端分别与所述第二异或门的输入端、下一级运算电路单元的第一运算路径的输入端连接；

所述第一位移器的输出端与所述第二寄存器的输入端连接，所述第二寄存器的输出端与下一级运算电路单元的第二运算路径的输入端连接；

所述第三加法器的输出端与所述第三寄存器的输入端连接，所述第三寄存器的输出端分别与所述第一异或门的输入端、下一级运算电路单元的第三运算路径的输入端连接；

所述第二位移器的输出端与所述第四寄存器的输入端连接，所述第四寄存器的输出端分别与所述第三加法器的输入端、下一级运算电路单元的第四运算路径的输入端连接。

进一步地，在所述电路结构上的加法器的输入端上设置有时序逻辑元件时，所述第一运算路径的输入端与所述第一寄存器的输入端连接，所述第一寄存器的输出端与所述第一加法器的输入端连接；

所述第二运算路径的输入端与所述第二寄存器的输入端连接，所述第二寄存器的输出端分别与所述第一加法器的输入端、所述第一异或门的输入端连接；

所述第三运算路径的输入端与所述第三寄存器的输入端连接，所述第三寄存器的输出端与所述第三加法器的输入端；

所述第二位移器的输出端与所述第四寄存器的输入端连接，所述第四寄存器的输出端分别与所述第三加法器的输入端、下一级运算电路单元的第四运算路径的输入端连接。

进一步地，所述时序逻辑元件为以下的任意一种或多种：触发器、计数器、寄存器。

进一步地，相邻的两级运算电路单元中的上一级运算电路单元中的第一位移器为右移12的位移器，上一级运算电路单元中的第二位移器为右移16位的位移器；

相邻的两级运算电路单元中的下一级运算电路单元中的第一位移器为右移7的位移器，下一级运算电路单元中的第二位移器为右移8位的位移器。

进一步地，当前运算电路单元的第一运算路径的输出端与下一级运算电路单元的第一运算路径的输入端连接；当前运算电路单元的第二运算路径的输出端与下一级运算电路单元的第二运算路径的输入端连接；当前运算电路单元的第三运算路径的输出端与下一级运算电路单元的第三运算路径的输入端连接；当前运算电路单元的第四运算路径的输出端与下一级运算电路单元的第四运算路径的输入端连接。

进一步地，所述输出单元包括第一参数输出器件、第二参数输出器件和第三异或门；

所述第一参数输出器件的输出端、第二参数输出器件的输出端分别与所述第三异或门的输入端连接，所述第三异或门的输出端与所述第二加法器的输入端连接。

第二方面，本申请提供一种电路板，所述电路板设置有如上任一项所述的电路结构。

第三方面，本申请提供一种超算设备，包括至少一个如上所述的电路板。

在以上的各方面中，通过提供由至少两级运算电路单元构成的电路结构，相邻的运算电路单元连接，每一个运算电路单元与用于输出待计算参数的输出单元连接，运算电路单元为应用于BLAKE算法的电路上的最小单元；电路结构上的各运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，电路结构上的加法器的输入端上设置有时序逻辑元件。进而可以通过上述电路结构实现BLAKE算法；并且，将加法运算和异或运算通过时序逻辑元件进行隔离，和/或，通过时序逻辑元件可以去除输入到加法器中的信号的毛刺；从而，可以降低电路结构中的计时频率，可以防止计时频率的传播，降低整个电路结构的动态功耗。

附图说明

一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：

图1为本申请实施例提供的一种电路结构的结构示意图一；

图2为本申请实施例提供的一种电路结构的结构示意图二；

图3为本申请实施例提供的一种电路结构的结构示意图三；

图4为本申请实施例提供的一种电路结构的结构示意图四；

图5为本申请实施例提供的另一种电路结构的结构示意图；

图6为本申请实施例提供的另一种电路结构的结构示意图二；

图7为本申请实施例提供的另一种电路结构的结构示意图三；

图8为本申请实施例提供的又一种电路结构的结构示意图；

图9为本申请实施例提供的一种时钟序列图；

图10为本申请实施例提供的再一种电路结构的结构示意图；

图11为本申请实施例提供的一种时钟序列图；

图12为本申请实施例提供的一种电路板的结构示意图；

图13为本申请实施例提供的一种超算设备的结构示意图。

附图标记：

1-运算电路单元	2-输出单元	3-时序逻辑元件
			4-第一运算路径	5-第二运算路径	6-第三运算路径
7-第四运算路径	8-第一加法器	9-第二加法器
			10-第一异或门	11-第一位移器	12-第三加法器
13-第二异或门	14-第二位移器	15-第一参数输出器件
			16-第二参数输出器件	17-第三异或门	18-第一寄存器
19-第二寄存器	20-第三寄存器	21-第四寄存器
			22-电路板本体	161-电路板

具体实施方式

为了能够更加详尽地了解本申请实施例的特点与技术内容，下面结合附图对本申请实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本申请实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。

本申请实施例应用于超算设备中。需要说明的是，当本申请实施例的方案应用于现在的电路结构或未来可能出现的电路结构、现在电路板或未来可能出现的电路板、现在的超算设备或未来可能出现的超算设备时，各个结构的名称可能发生变化，但这并不影响本申请实施例方案的实施。

首先，对本申请中出现的技术名词进行解释。

1)、BLAKE算法：也称作第三代安全散列算法(Secure Hash Algorithm 3，简称SHA-3)；BLAKE算法是一种高效的加密算法，常被用在数字货币算法的实现中。通常BLAKE算法可以采用电路结构进行实现。

2)相位(phase)：相位是对于一个波，特定的时刻在波的循环中的位置。

需要指出的是，本申请实施例中涉及的名词或术语可以相互参考，不再赘述。

现有技术中，用于实现BLAKE算法的电路结构中包括多个运算电路单元，每一个运算电路单元上设置有加法器和/或异或门；每一个运算电路单元上设置有四个运算路径，在每一个运算路径的输入端上会设置一个时序逻辑元件，例如时序逻辑元件为寄存器。通过上述电路结构可以实现BLAKE算法。然而由于用于实现BLAKE算法的电路结构中具有多个加法器核多个异或门，当这些器件级联在一起的时候，会导致每一个运算电路单元输出的信号中具有毛刺，进而导致接收到具有毛刺的运算电路单元的计时频率升高，进一步的导致整个电路结构的计时频率升高，导致整个电路结构的动态功耗较高。

本申请提供的电路结构、电路板和超算设备，旨在解决现有技术的如上技术问题。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

图1为本申请实施例提供的一种电路结构的结构示意图一，该电路结构应用于BLAKE算法的实现，如图1所示，该电路结构，包括：

至少两级运算电路单元1，相邻的运算电路单元1连接，每一个运算电路单元1与用于输出待计算参数的输出单元2连接，运算电路单元1为应用于BLAKE算法的电路上的最小单元。

电路结构上的各运算电路单元1的加法器与异或门之间设置有时序逻辑元件3，和/或，电路结构上的加法器的输入端上设置有时序逻辑元件3。

可选的，时序逻辑元件3为以下的任意一种或多种：触发器、计数器、寄存器。

示例性地，本申请实施例提供的电路结构用于实现BLAKE算法，进而完成加密运算。

本申请实施例提供的电路结构包括了N级运算电路单元1，其中，N为大于等于2的正整数。相邻的运算电路单元1连接，每一个运算电路单元1为现有技术中提供的应用于BLAKE算法的电路上的最小单元，每一个运算电路单元1上设置有加法器和异或门。并且，每一个运算电路单元1分别与对应的一个输出单元2连接，其中，输出单元2用于向运算电路单元1中输入待计算的参数，进而输出单元2向运算电路单元1中输入信号。

由于每一个运算电路单元1上设置有加法器和异或门，进而多级运算电路单元1构成的电路结构中会具有加法器和异或门，加法器和异或门可以组成组合逻辑元件，进而上一级运算电路单元1输出的信号中具有毛刺，导致下一级运算电路单元1接收到的信号具有毛刺，导致下一级运算电路单元1的计时频率(toggle rate)升高。

为了解决上述问题，本申请提供了几种实现方式。

第一种实现方式：图2为本申请实施例提供的一种电路结构的结构示意图二，如图2所示，本申请实施例在电路结构上的各运算电路单元1的加法器与异或门之间设置时序逻辑元件3。例如，在运算电路单元1上，在各对相互连接的加法器与异或门之间设置一个时序逻辑元件3；或者，在各对相互连接的加法器与异或门之间设置多个时序逻辑元件3；或者，只在其中一对或多对相互连接的加法器与异或门之间设置一个时序逻辑元件3；或者，只在其中一对或多对相互连接的加法器与异或门之间设置多个时序逻辑元件3。从而，可以将电路结构上的加法器与异或门通过时序逻辑元件3进行隔离，即将加法运算和异或运算进行隔离；时序逻辑元件3可以将信号的毛刺进行去除，进而降低计时频率的传播。

第二种实现方式：图3为本申请实施例提供的一种电路结构的结构示意图三，如图3所示，本申请实施例在电路结构上的加法器的输入端上设置时序逻辑元件3。例如，在电路结构上的每一个运算路径上首个加法器的输入端之前连接一个时序逻辑元件3；或者，在电路结构上的每一个运算路径上首个加法器的输入端之前连接多个时序逻辑元件3；或者，在每一个加法器的输入端之前连接一个时序逻辑元件3；或者，在每一个加法器的输入端之前连接多个时序逻辑元件3；或者，只在一个或多个加法器的输入端之前连接一个时序逻辑元件3；或者，只在一个或多个加法器的输入端之前连接多个时序逻辑元件3。从而，由于加法器的逻辑占比比较大，通过在加法器的输入端上设置时序逻辑元件3，时序逻辑元件3可以去除输入到加法器中的信号的毛刺，进而降低计时频率的传播。

第三种实现方式：图4为本申请实施例提供的一种电路结构的结构示意图四，如图4所示，本申请实施例在电路结构上的各运算电路单元1的加法器与异或门之间设置时序逻辑元件3，并且，在电路结构上的加法器的输入端上设置时序逻辑元件3。例如，在运算电路单元1上，在各对相互连接的加法器与异或门之间设置一个时序逻辑元件3，并且在电路结构上的每一个运算路径上首个加法器的输入端之前连接一个时序逻辑元件3；或者，在各对相互连接的加法器与异或门之间设置多个时序逻辑元件3，并且在电路结构上的每一个运算路径上首个加法器的输入端之前连接多个时序逻辑元件3；或者，只在其中一对或多对相互连接的加法器与异或门之间设置一个时序逻辑元件3，并且只在一个或多个加法器的输入端之前连接一个时序逻辑元件3；或者，只在其中一对或多对相互连接的加法器与异或门之间设置多个时序逻辑元件3，只在一个或多个加法器的输入端之前连接多个时序逻辑元件3。从而，可以将电路结构上的加法器与异或门通过时序逻辑元件3进行隔离，即将加法运算和异或运算进行隔离；同时，在加法器的输入端上设置时序逻辑元件3，时序逻辑元件3可以去除输入到加法器中的信号的毛刺；进而降低计时频率的传播。

其中，时序逻辑元件3可以采用触发器、计数器和寄存器中的一种或多种。例如，在本申请实施例提供的电路结构中设置一个或多个寄存器；或者；在本申请实施例提供的电路结构中设置一个或多个计数器，或者，在本申请实施例提供的电路结构中设置一个或多个寄存器、以及一个或多个计数器。

本实施例，通过提供由至少两级运算电路单元1构成的电路结构，相邻的运算电路单元1连接，每一个运算电路单元1与用于输出待计算参数的输出单元2连接，运算电路单元1为应用于BLAKE算法的电路上的最小单元；电路结构上的各运算电路单元1的加法器与异或门之间设置有时序逻辑元件3，和/或，电路结构上的加法器的输入端上设置有时序逻辑元件3。进而可以通过上述电路结构实现BLAKE算法；并且，将加法运算和异或运算通过时序逻辑元件3进行隔离，和/或，通过时序逻辑元件3可以去除输入到加法器中的信号的毛刺；从而，可以降低电路结构中的计时频率，可以防止计时频率的传播，降低整个电路结构的动态功耗。

图5为本申请实施例提供的另一种电路结构的结构示意图一，该电路结构应用于BLAKE算法的实现，在图1所示实施例提供的电路结构的基础上，如图5所示，该电路结构中，运算电路单元1包括第一运算路径4、第二运算路径5、第三运算路径6和第四运算路径7。

第一运算路径4上设置有第一加法器8和第二加法器9，第二运算路径5上设置有第一异或门10和第一位移器11，第三运算路径6上设置有第三加法器12，第四运算路径7上设置有第二异或门13和第二位移器14。

第一运算路径4的输入端、第二运算路径5的输入端分别与第一加法器8的输入端连接，第一加法器8的输出端与第二加法器9的输入端连接，第二加法器9的输入端与输出单元2的输出端连接，第二加法器9的输出端与第四运算路径7上的第二异或门13的输入端连接。

第二运算路径5的输入端与第一异或门10的输入端连接，第一异或门10的输出端与第一位移器11的输入端连接。

第三运算路径6的输入端与第三加法器12的输入端连接，第三加法器12的输出端与第一异或门10的输入端连接。

第四运算路径7的输入端与第二异或门13的输入端连接，第二异或门13的输出端与第二位移器14的输入端连接，第二位移器14的输出端与第三加法器12的输入端连接。

可选的，相邻的两级运算电路单元1中的上一级运算电路单元1中的第一位移器11为右移12的位移器，上一级运算电路单元1中的第二位移器14为右移16位的位移器；相邻的两级运算电路单元1中的下一级运算电路单元1中的第一位移器11为右移7的位移器，下一级运算电路单元1中的第二位移器14为右移8位的位移器。

可选的，当前运算电路单元1的第一运算路径4的输出端与下一级运算电路单元1的第一运算路径4的输入端连接；当前运算电路单元1的第二运算路径5的输出端与下一级运算电路单元1的第二运算路径5的输入端连接；当前运算电路单元1的第三运算路径6的输出端与下一级运算电路单元1的第三运算路径6的输入端连接；当前运算电路单元1的第四运算路径7的输出端与下一级运算电路单元1的第四运算路径7的输入端连接。

可选的，输出单元2包括第一参数输出器件15、第二参数输出器件16和第三异或门17；第一参数输出器件15的输出端、第二参数输出器件16的输出端分别与第三异或门17的输入端连接，第三异或门17的输出端与第二加法器9的输入端连接。

示例性地，本申请实施例提供的电路结构用于实现BLAKE算法，进而完成加密运算。

在上述实施例提供的电路结构的基础上，本申请实施例提供的每一个运算电路单元1包括了四个运算路径，四个运算路径分别为第一运算路径4、第二运算路径5、第三运算路径6和第四运算路径7。

其中，在第一运算路径4上设置有相互连接的第一加法器8和第二加法器9，在第二运算路径5上设置有相互连接的第一异或门10和第一位移器11，在第三运算路径6上设置有相互连接的第三加法器12，在第四运算路径7上设置有相互连接的第二异或门13和第二位移器14。其中，第一运算路径4具有输入端和输出端，第二运算路径5具有输入端和输出端，第三运算路径6具有输入端和输出端，第四运算路径7具有输入端和输出端。

如图5所示，在第一运算路径4上，将第一运算路径4的输入端与第一加法器8的输入端连接，将第二运算路径5的输入端与第一加法器8的输入端连接，将第一加法器8的输出端与第二加法器9的输入端连接，将第二加法器9的输入端与输出单元2的输出端连接，将第二加法器9的输出端与第四运算路径7上的第二异或门13的输入端连接。上述第一加法器8和第二加法器9可以组成一个组合逻辑元件。

在第二运算路径5上，将第二运算路径5的输入端与第一异或门10的输入端连接，将第一异或门10的输出端与第一位移器11的输入端连接。上述第一异或门10和第一位移器11可以组成一个组合逻辑元件。

在第三运算路径6上，将第三运算路径6的输入端与第三加法器12的输入端连接，将第三加法器12的输出端与第一异或门10的输入端连接。上述第三加法器12可以构成一个组合逻辑元件。

在第四运算路径7上，将第四运算路径7的输入端与第二异或门13的输入端连接，将第二异或门13的输出端与第二位移器14的输入端连接，将第二位移器14的输出端与第三加法器12的输入端连接。上述第二异或门13和第二位移器14可以组成一个组合逻辑元件。

每一个输出单元2由第一参数输出器件15、第二参数输出器件16和第三异或门17构成；将第一参数输出器件15的输出端、第二参数输出器件16的输出端分别与第三异或门17的输入端进行连接，将第三异或门17的输出端与输出单元2所对应的运算电路单元1上的第二加法器9的输入端进行连接。

在本申请实施例提供的电路结构中，如图5所示，相邻的两级运算电路单元1中分别包括两个运算电路单元1，分别为上一级运算电路单元1和下一级运算电路单元1；其中，在上一级运算电路单元1中，第二运算路径5上的第一位移器11为右移12的位移器，第四运算路径7上的第二位移器14为右移16位的位移器；在下一级运算电路单元1中，第二运算路径5上的第一位移器11为右移7的位移器，第四运算路径7上的第二位移器14为右移8位的位移器。

在上述连接关系的基础上，在运算电路单元1的各运算路径上设置时序逻辑元件3。

本申请提供了几种实现方式。

第一种实现方式：如图5所示，由于在电路结构中的各运算电路单元1中，加法器与异或门连接；可以在至少一对相互连接的加法器与异或门之间设置一个时序逻辑元件3，或者，在至少一对相互连接的加法器与异或门之间设置多个时序逻辑元件3。从而，通过在相互连接的加法器与异或门之间设置时序逻辑元件3，进而将加法运算和异或运算进行隔离；如图5所示，由于在至少一对相互连接的加法器与异或门之间设置时序逻辑元件3，时序逻辑元件3可以将上一级运算电路单元1中输出的信号中的毛刺进行过滤，使得下一级运算电路单元1接收的信号中没有毛刺，进而降低下一级运算电路单元1的计时频率，降低计时频率的传播，减少电路结构的动态功耗。

第二种实现方式：图6为本申请实施例提供的另一种电路结构的结构示意图二，如图6所示，在电路结构中的至少一个加法器的输入端设置一个时序逻辑元件3，或者，在电路结构中的至少一个加法器的输入端设置多个时序逻辑元件3。从而，由于加法器的逻辑占比比较大，通过在加法器的输入端上设置时序逻辑元件3，时序逻辑元件3可以去除输入到加法器中的信号的毛刺；进而降低每一级运算电路单元1的计时频率，降低计时频率的传播，减少电路结构的动态功耗。

第三种实现方式：图7为本申请实施例提供的另一种电路结构的结构示意图三，如图7所示，在运算电路单元1上，可以在至少一对相互连接的加法器与异或门之间设置一个时序逻辑元件3，并且，在电路结构中的至少一个加法器的输入端设置一个时序逻辑元件3；或者，在至少一对相互连接的加法器与异或门之间设置多个时序逻辑元件3，并且，在电路结构中的至少一个加法器的输入端设置多个时序逻辑元件3。从而，通过在相互连接的加法器与异或门之间设置时序逻辑元件3，并且在加法器的输入端上设置时序逻辑元件3，时序逻辑元件3可以将上一级运算电路单元1中输出的信号中的毛刺进行过滤，同时，时序逻辑元件3过滤输入到每一级运算电路单元1中的信号的毛刺；进而降低每一级运算电路单元1的计时频率，降低计时频率的传播，减少电路结构的动态功耗。

在上述电路结构中，电路结构的每一个运算电路单元1中具有四个运算路径，每一个运算路径的输出端为该运算路径上的末端的元件的输出端。举例来说，在图5中，设置了时序逻辑元件3的运算路径的输出端为该运算路径上的时序逻辑元件3的输出端，没有设置时序逻辑元件3的运算路径的输出端为该运算路径上末端的元件的输出端；例如若在第三运算路径6上没有设置时序逻辑元件3，则第三运算路径6上的第三加法器12的输出端为第三运算路径6的输出端。

在上述电路结构中，对于相邻的两级运算电路单元1来说，相邻的两级运算电路单元1包括了上一级运算电路单元1和下一级运算电路单元1；需要将上一级运算电路单元1的第一运算路径4的输出端与下一级运算电路单元1的第一运算路径4的输入端连接，将上一级运算电路单元1的第二运算路径5的输出端与下一级运算电路单元1的第二运算路径5的输入端连接，将上一级运算电路单元1的第三运算路径6的输出端与下一级运算电路单元1的第三运算路径6的输入端连接，将上一级运算电路单元1的第四运算路径7的输出端与下一级运算电路单元1的第四运算路径7的输入端连接。以此类推，得到N级运算电路单元1，进而N级运算电路单元1构成了本申请实施例提供的电路结构。

本申请，通过提供由至少两级运算电路单元1构成的电路结构，相邻的运算电路单元1连接，每一个运算电路单元1与用于输出待计算参数的输出单元2连接，运算电路单元1为应用于BLAKE算法的电路上的最小单元；电路结构上的各运算电路单元1的加法器与异或门之间设置有时序逻辑元件3，和/或，电路结构上的加法器的输入端上设置有时序逻辑元件3。进而可以通过上述电路结构实现BLAKE算法；由于在至少一对相互连接的加法器与异或门之间设置时序逻辑元件3，时序逻辑元件3可以将上一级运算电路单元1中输出的信号中的毛刺进行过滤，使得下一级运算电路单元1接收的信号中没有毛刺，进而降低下一级运算电路单元1的计时频率；还可以通过在加法器的输入端上设置时序逻辑元件3，时序逻辑元件3可以去除输入到加法器中的信号的毛刺，进而降低每一级运算电路单元1的计时频率；通过以上方式，可以降低电路结构中计时频率的传播，减少电路结构的动态功耗。

图8为本申请实施例提供的又一种电路结构的结构示意图，该电路结构应用于BLAKE算法的实现，在图1-图7所示实施例提供的电路结构的基础上，如图8所示，该电路结构中，时序逻辑元件3分别为第一寄存器18、第二寄存器19、第三寄存器20和第四寄存器21。

在电路结构上的各运算电路单元1的加法器与异或门之间设置有时序逻辑元件3时，第二加法器9的输出端与第一寄存器18的输入端连接，第一寄存器18的输出端分别与第二异或门13的输入端、下一级运算电路单元1的第一运算路径4的输入端连接。

第一位移器11的输出端与第二寄存器19的输入端连接，第二寄存器19的输出端与下一级运算电路单元1的第二运算路径5的输入端连接。

第三加法器12的输出端与第三寄存器20的输入端连接，第三寄存器20的输出端分别与第一异或门10的输入端、下一级运算电路单元1的第三运算路径6的输入端连接。

第二位移器14的输出端与第四寄存器21的输入端连接，第四寄存器21的输出端分别与第三加法器12的输入端、下一级运算电路单元1的第四运算路径7的输入端连接。

示例性地，时序逻辑元件3包括了第一寄存器18、第二寄存器19、第三寄存器20和第四寄存器21。可以在每一个运算电路单元1的每一个运算路径上设置一个寄存器。

在电路结构上的各运算电路单元1的加法器与异或门之间设置时序逻辑元件3的时候，在每一对加法器和异或门之间设置一个寄存器。

对于每一个运算电路单元1来说，在运算电路单元1的第一运算路径4上的第二加法器9与第四运算路径7上的第二异或门13之间设置第一寄存器18。如图8所示，将第二加法器9的输出端与第一寄存器18的输入端连接；将第一寄存器18的输出端与第二异或门13的输入端；将第一寄存器18的输出端与下一级运算电路单元1的第一运算路径4的输入端进行连接，从而将第一寄存器18的输出端与下一级运算电路单元1的第一运算路径4上的第一加法器8的输入端连接。

在第二运算路径5上的第一异或门10与下一级运算电路单元1的第一运算路径4上的第一加法器8之间设置第二寄存器19。如图8所示，将第二运算路径5上的第一位移器11的输出端与第二寄存器19的输入端连接；将第二寄存器19的输出端与下一级运算电路单元1的第二运算路径5的输入端连接，从而将第二寄存器19的输出端分别与下一级运算电路单元1的第一运算路径4的上的第一加法器8的输入端、下一级运算电路单元1的第二运算路径5的上的第一异或门10的输入端连接。

在第三运算路径6上的第三加法器12与第二运算路径5上的第一异或门10之间设置第三寄存器20。如图8所示，将第三加法器12的输出端与第三寄存器20的输入端连接；将第三寄存器20的输出端与第一异或门10的输入端；将第三寄存器20的输出端与下一级运算电路单元1的第三运算路径6的输入端连接，从而将第三寄存器20的输出端与下一级运算电路单元1的第三运算路径6上的第三寄存器20的输入端连接。

在第四运算路径7上的第二异或门13与第三运算路径6上的第三加法器12之间设置第四寄存器21。如图8所示，将第二位移器14的输出端与第四寄存器21的输入端连接；将第四寄存器21的输出端与第三加法器12的输入端；将第四寄存器21的输出端与下一级运算电路单元1的第四运算路径7的输入端连接，从而将第四寄存器21的输出端与下一级运算电路单元1的第四运算路径7上的第二异或门13连接。

通过以上连接方式，对于每一级运算电路单元1来说，都执行以下过程。

第三异或门17接收第一参数输出器件15输出的信号和第二参数输出器件16输出的信号；第三异或门17对接收到的信号进行异或运算之后，将异或运算后的信号输入到第二加法器9中；第一加法器8通过第一运算路径4的输入端和第二运算路径5的输入端接收到信号，第一加法器8对两路信号进行加法运算；然后第一加法器8将加法运算得到的信号，输入到第二加法器9中；从而，第二加法器9得到两路信号。第二加法器9对接收到的两路信号进行加法运算，然后将加法运算得到的信号，输入到第一寄存器18中；第一寄存器18对信号进行过滤，以去除信号中的毛刺；然后，第一寄存器18将过滤后的信号输入到第二异或门13和下一级运算电路单元1的第一加法器8中；从而当前运算电路单元1的下一级运算电路单元1的第一运算路径4得到的信号是不具有毛刺的。

第一异或门10通过第二运算路径5的输入端接收信号；第一异或门10对接收到的信号进行异或运算，然后将异或运算得到的信号输入到第一位移器11中；第一位移器11对信号进行位移处理，得到位移处理后的信号；第一位移器11将位移处理后的信号，输入到第二寄存器19中；第二寄存器19对信号进行过滤，以去除信号中的毛刺；然后，第二寄存器19将过滤后的信号输入到下一级运算电路单元1的第一加法器8和下一级运算电路单元1的第一异或门10中；从而下一级运算电路单元1的第一运算路径4得到的信号是不具有毛刺的，并且，下一级运算电路单元1的第二运算路径5得到的信号是不具有毛刺的。

第三加法器12通过第三运算路径6的输入端接收信号；第三加法器12对接收到的信号进行加法运算，然后将加法运算得到的信号输入到第三寄存器20中；第三寄存器20对信号进行过滤，以去除信号中的毛刺；然后，第三寄存器20将过滤后的信号输入到第一异或门10和下一级运算电路单元1的第三加法器12中；从而当前运算电路单元1的下一级运算电路单元1的第三运算路径6得到的信号是不具有毛刺的。

第二异或门13通过第四运算路径7的输入端接收信号，并且接收到第一寄存器18输出的信号；第二异或门13对接收到的两路信号进行异或运算，然后将异或运算得到信号输入到第二位移器14中；第二位移器14对信号进行位移处理，得到位移处理后的信号；第二位移器14将位移处理后的信号，输入到第四寄存器21中；第四寄存器21对信号进行过滤，以去除信号中的毛刺；然后，第四寄存器21将过滤后的信号输入到第三加法器12和下一级运算电路单元1的第二异或门13中；从而当前运算电路单元1的下一级运算电路单元1的第四运算路径7得到的信号是不具有毛刺的。

可知，通过以上方式，每一个运算电路单元1输出给下一级运算电路单元1的信号，可以被去除毛刺；使得下一级运算电路单元1接收的信号中没有毛刺，进而降低下一级运算电路单元1的计时频率，降低计时频率的传播，减少电路结构的动态功耗。

通过以上连接方式，将现有的应用于BLAKE算法的电路结构上的寄存器，挪到加法器与异或门之间；进而通过寄存器将加法运算和异或运算进行隔离，不增加多余的硬件开销。

图9为本申请实施例提供的一种时钟序列图，如图9所示，两个运算电路单元1的运算过程为一个算法周期，图9示出了现有技术中的算法周期和现有技术中的时序；通过采用图8所示的电路结构，寄存器可以被分为4个phase，分别为phase1、phase2、phase3、phase4，图9示出了phase1、phase2、phase3、phase4各自的时钟序列图；从图9可知，每个phase只占用算法周期的八分之一，两个运算电路单元1的各个phase加起来的算法周期，依然与现有技术中的算法周期相同；进而，在一个算法周期内，本申请实施例提供的电路结构的计算能力没有变化，本申请实施例提供的电路结构可以保持BLAKE算法的性能。

本实施例，通过提供由至少两级运算电路单元1构成的电路结构，相邻的运算电路单元1连接，每一个运算电路单元1与用于输出待计算参数的输出单元2连接，运算电路单元1为应用于BLAKE算法的电路上的最小单元；在电路结构上各运算电路单元1上的加法器与异或门之间设置一个寄存器。从而，每一个运算电路单元1输出给下一级运算电路单元1的信号，可以被去除毛刺；使得下一级运算电路单元1接收的信号中没有毛刺，进而降低下一级运算电路单元1的计时频率，降低计时频率的传播，减少电路结构的动态功耗。并且，由于是将现有的应用于BLAKE算法的电路结构上的寄存器，挪到加法器与异或门之间，不会增加多余的硬件开销；本申请实施例提供的电路结构的计算能力没有变化，本申请实施例提供的电路结构可以保持BLAKE算法的性能。

图10为本申请实施例提供的再一种电路结构的结构示意图，该电路结构应用于BLAKE算法的实现，在图1-图7所示实施例提供的电路结构的基础上，如图10所示，该电路结构中，时序逻辑元件3分别为第一寄存器18、第二寄存器19、第三寄存器20和第四寄存器21。

在电路结构上的加法器的输入端上设置有时序逻辑元件3时，第一运算路径4的输入端与第一寄存器18的输入端连接，第一寄存器18的输出端与第一加法器8的输入端连接。

第二运算路径5的输入端与第二寄存器19的输入端连接，第二寄存器19的输出端分别与第一加法器8的输入端、第一异或门10的输入端连接。

第三运算路径6的输入端与第三寄存器20的输入端连接，第三寄存器20的输出端与第三加法器12的输入端。

第二位移器14的输出端与第四寄存器21的输入端连接，第四寄存器21的输出端分别与第三加法器12的输入端、下一级运算电路单元1的第四运算路径7的输入端连接。

示例性地，时序逻辑元件3包括了第一寄存器18、第二寄存器19、第三寄存器20和第四寄存器21。可以在每一个运算电路单元1的每一个运算路径上设置一个寄存器。

在电路结构上的各运算电路单元1的加法器的输入端上设置时序逻辑元件3的时候，在各运算电路单元1的首个加法器的输入端上设置寄存器。

对于每一个运算电路单元1来说，在运算电路单元1的第一运算路径4上的第一加法器8的输入端上设置第一寄存器18和第二寄存器19。如图9所示，由于第一加法器8的输入端分别与第一运算路径4的输入端、第二运算路径5的输入端连接，从而需要将第一运算路径4的输入端与第一寄存器18的输入端连接，第一寄存器18的输出端与第一加法器8的输入端连接；并且，将第二运算路径5的输入端与第二寄存器19的输入端连接，将第二寄存器19的输出端分别与第一加法器8的输入端、第一异或门10的输入端连接。进而将第一寄存器18设置在第一运算路径4上，将第二寄存器19设置在第二运算路径5上，并且第一寄存器18和第二寄存器19是分别与第一加法器8的输入端连接的。

在运算电路单元1的第三运算路径6上的第三加法器12的输入端上设置第三寄存器20和第四寄存器21。如图9所示，由于第三加法器12的输入端分别与第二运算路径5的输入端、第四运算路径7的输出端连接，从而需要将第三运算路径6的输入端与第三寄存器20的输入端连接，将第三寄存器20的输出端与第三加法器12的输入端；并且，将第二位移器14的输出端与第四寄存器21的输入端连接，将第四寄存器21的输出端分别与第三加法器12的输入端、下一级运算电路单元1的第四运算路径7的输入端连接。进而将第三寄存器20设置在第三运算路径6上，将第四寄存器21设置在第四运算路径7上，并且第三寄存器20和第四寄存器21是分别与第三加法器12的输入端连接的。

通过以上连接方式，对于每一级运算电路单元1来说，都执行以下过程。

第一寄存器18通过第一运算路径4的输入端接收信号，第一寄存器18对接收到的信号进行过滤，以去除信号中的毛刺；然后，第一寄存器18将过滤后的信号输入到第一加法器8中；第二寄存器19通过第二运算路径5的输入端接收信号，第二寄存器19对接收到的信号进行过滤，以去除信号中的毛刺；然后，第二寄存器19将过滤后的信号输入到第一加法器8中；从而，第一加法器8接收到两路信号，第一加法器8对两路信号进行加法运算；然后第一加法器8将加法运算得到的信号，输入到第二加法器9中；第三异或门17接收第一参数输出器件15输出的信号和第二参数输出器件16输出的信号，第三异或门17对接收到的信号进行异或运算之后，将异或运算后的信号输入到第二加法器9中；从而，第二加法器9得到两路信号。第二加法器9对接收到的两路信号进行加法运算，然后将加法运算得到的信号，输入到第二异或门13和下一级运算电路单元1的第一寄存器18中。从而当前运算电路单元1的第一运算路径4和第二运算路径5可以首先将接收到信号中的毛刺去除，当前运算电路单元1的第一运算路径4和第二运算路径5中的其他元件所处理的信号是不具有毛刺的。

第一异或门10接收第一寄存器18输出的信号；第一异或门10对接收到的信号进行异或运算，然后将异或运算得到的信号输入到第一位移器11中；第一位移器11对信号进行位移处理，得到位移处理后的信号；第一位移器11将位移处理后的信号，输入到下一级运算电路单元1的第一加法器8和下一级运算电路单元1的第二寄存器19中；从而当前运算电路单元1的第二运算路径5得到的信号是不具有毛刺的。

第三加法器12接收第三寄存器20输出的信号；第三加法器12对接收到的信号进行加法运算，然后将加法运算得到的信号输入到第一异或门10和下一级运算电路单元1的第三寄存器20中。第二异或门13通过第四运算路径7的输入端接收信号，并且接收到第二加法器9输出的信号；第二异或门13对接收到的两路信号进行异或运算，然后将异或运算得到信号输入到第二位移器14中；第二位移器14对信号进行位移处理，得到位移处理后的信号；第二位移器14将位移处理后的信号，输入到第四寄存器21中；第四寄存器21对信号进行过滤，以去除信号中的毛刺；然后，第四寄存器21将过滤后的信号输入到第三加法器12和下一级运算电路单元1的第二异或门13中。从而当前运算电路单元1的第三路径单元上的第三加法器12所得到的信号是不具有毛刺的，并且当前运算电路单元1的下一级运算电路单元1的第四运算路径7所得到的信号是不具有毛刺的；由于本方案采用的多级运算电路单元1连接方式，进而可知，当前运算电路单元1的第四运算路径7所得到的信号也是不具有毛刺的。

可知，通过以上方式，每一个运算电路单元1所得到信号，都可以被去除毛刺；并且可以降低加法器的计时频率；进而降低下一级运算电路单元1的计时频率，降低计时频率的传播，减少电路结构的动态功耗。

通过以上连接方式，将现有的应用于BLAKE算法的电路结构上的寄存器，挪到加法器的输入端上，不会增加多余的硬件开销。

图11为本申请实施例提供的一种时钟序列图，如图11所示，两个运算电路单元1的运算过程为一个算法周期，图11示出了现有技术中的算法周期和现有技术中的时序；通过采用图10所示的电路结构，寄存器可以被分为2个phase，分别为phase1、phase2，图11示出了phase1、phase2各自的时钟序列图；从图11可知，每个phase只占用算法周期的四分之一，两个运算电路单元1的各个phase加起来的算法周期，依然与现有技术中的算法周期相同；进而，在一个算法周期内，本申请实施例提供的电路结构的计算能力没有变化，本申请实施例提供的电路结构可以保持BLAKE算法的性能。

本实施例，通过提供由至少两级运算电路单元1构成的电路结构，相邻的运算电路单元1连接，每一个运算电路单元1与用于输出待计算参数的输出单元2连接，运算电路单元1为应用于BLAKE算法的电路上的最小单元；在电路结构上各运算电路单元1上的加法器的输入端上设置寄存器。从而，每一个运算电路单元1所得到信号，都可以被去除毛刺；进而降低加法器的及时频率，降低每一个运算电路单元1的计时频率，降低计时频率的传播，减少电路结构的动态功耗。并且，由于是将现有的应用于BLAKE算法的电路结构上的寄存器，挪到加法器的输入端上，不会增加多余的硬件开销；本申请实施例提供的电路结构的计算能力没有变化，本申请实施例提供的电路结构可以保持BLAKE算法的性能。

图12为本申请实施例提供的一种电路板的结构示意图，如图12所示，电路板包括：电路板本体22，在电路板本体22上设置如上任一实施例提供的电路结构。

示例性地，电路板由一个电路板本体22构成。

电路板本体22的形状可以是长方形、或者是正方形、或者是梯形、或者是其他规则形状、或者是其他不规则形状；对于电路板本体22的形状，本申请不做限制。

对于电路板本体22的材质，本申请不做限制。

电路板本体22可以是单面板、或者双面板、或者多层板，本申请不做限制。

在电路板本体22的任意位置上设置有如上任一实施例提供的电路结构。

电路结构的结构和原理可以参见上述实施例，不再赘述。

本实施例，通过在电路板上设置电路结构，提供由至少两级运算电路单元构成的电路结构，相邻的运算电路单元连接，每一个运算电路单元与用于输出待计算参数的输出单元连接，运算电路单元为应用于BLAKE算法的电路上的最小单元；电路结构上的各运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，电路结构上的加法器的输入端上设置有时序逻辑元件。进而可以通过上述电路结构实现BLAKE算法；并且，将加法运算和异或运算通过时序逻辑元件进行隔离，和/或，通过时序逻辑元件可以去除输入到加法器中的信号的毛刺；从而，可以降低电路结构中的计时频率，可以防止计时频率的传播，降低整个电路结构的动态功耗。

图13为本申请实施例提供的一种超算设备的结构示意图，如图13所示，该超算设备中包括上述实施例中提供的至少一个电路板161。

示例性地，在超算设备中设置一个或多个电路板161，该电路板161采用上述实施例提供的电路板。电路板161的结构和功能，可以参见上述实施例的介绍，不再赘述。

本实施例中，可以将多个电路板161进行并联，然后将并联的电路板161设置在超算设备中。在一种实施方式中，超算设备可以为超算服务器。

电路板161与超算设备的连接方式可以选择固定连接或滑动连接的方式。示例性地，可以在超算设备的机箱上设置有一个或多个滑槽，然后将电路板161设置在滑槽中，使得电路板161可以在滑槽上滑动。

其中，在超算设备中设置多个电路板161的时候，多个电路板161中的每一个电路板161的结构可以相同或不同。举例来说，超算设备中设置S个电路板161，S为大于等于2的正整数，S个电路板161中的部分的电路板161上设置了图8所示的电路结构，其余的电路板161上设置了图10所示的电路结构。

本实施例，通过在超算设备上设置电路板，在电路板上设置由至少两级运算电路单元构成的电路结构，相邻的运算电路单元连接，每一个运算电路单元与用于输出待计算参数的输出单元连接，运算电路单元为应用于BLAKE算法的电路上的最小单元；电路结构上的各运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，电路结构上的加法器的输入端上设置有时序逻辑元件。进而可以通过上述电路结构实现BLAKE算法；并且，将加法运算和异或运算通过时序逻辑元件进行隔离，和/或，通过时序逻辑元件可以去除输入到加法器中的信号的毛刺；从而，可以降低电路结构中的计时频率，可以防止计时频率的传播，降低整个电路结构的动态功耗。

当用于本申请中时，虽然术语“第一”、“第二”等可能会在本申请中使用以描述各元件，但这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一个元件区别开。比如，在不改变描述的含义的情况下，第一元件可以叫做第二元件，并且同样第，第二元件可以叫做第一元件，只要所有出现的“第一元件”一致重命名并且所有出现的“第二元件”一致重命名即可。第一元件和第二元件都是元件，但可以不是相同的元件。

本申请中使用的用词仅用于描述实施例并且不用于限制权利要求。如在实施例以及权利要求的描述中使用的，除非上下文清楚地表明，否则单数形式的“一个”(a)、“一个”(an)和“所述”(the)旨在同样包括复数形式。类似地，如在本申请中所使用的术语“和/或”是指包含一个或一个以上相关联的列出的任何以及所有可能的组合。另外，当用于本申请中时，术语“包括”(comprise)及其变型“包括”(comprises)和/或包括(comprising)等指陈述的特征、整体、步骤、操作、元素，和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元素、组件和/或这些的分组的存在或添加。

上述技术描述可参照附图，这些附图形成了本申请的一部分，并且通过描述在附图中示出了依照所描述的实施例的实施方式。虽然这些实施例描述的足够详细以使本领域技术人员能够实现这些实施例，但这些实施例是非限制性的；这样就可以使用其它的实施例，并且在不脱离所描述的实施例的范围的情况下还可以做出变化。比如，流程图中所描述的操作顺序是非限制性的，因此在流程图中阐释并且根据流程图描述的两个或两个以上操作的顺序可以根据若干实施例进行改变。作为另一个例子，在若干实施例中，在流程图中阐释并且根据流程图描述的一个或一个以上操作是可选的，或是可删除的。另外，某些步骤或功能可以添加到所公开的实施例中，或两个以上的步骤顺序被置换。所有这些变化被认为包含在所公开的实施例以及权利要求中。

另外，上述技术描述中使用术语以提供所描述的实施例的透彻理解。然而，并不需要过于详细的细节以实现所描述的实施例。因此，实施例的上述描述是为了阐释和描述而呈现的。上述描述中所呈现的实施例以及根据这些实施例所公开的例子是单独提供的，以添加上下文并有助于理解所描述的实施例。上述说明书不用于做到无遗漏或将所描述的实施例限制到本申请的精确形式。根据上述教导，若干修改、选择适用以及变化是可行的。在某些情况下，没有详细描述为人所熟知的处理步骤以避免不必要地影响所描述的实施例。

本申请中应用了具体实施例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种电路结构，应用于BLAKE算法的实现，其特征在于，包括：

至少两级运算电路单元，相邻的所述运算电路单元连接，每一个所述运算电路单元与用于输出待计算参数的输出单元连接，所述运算电路单元为应用于BLAKE算法的电路上的最小单元；

所述电路结构上的各所述运算电路单元的加法器与异或门之间设置有时序逻辑元件，和/或，所述电路结构上的加法器的输入端上设置有时序逻辑元件。

2.根据权利要求1所述的电路结构，其特征在于，所述运算电路单元包括第一运算路径、第二运算路径、第三运算路径和第四运算路径；

所述第一运算路径上设置有第一加法器和第二加法器，所述第二运算路径上设置有第一异或门和第一位移器，所述第三运算路径上设置有第三加法器，所述第四运算路径上设置有第二异或门和第二位移器；

所述第一运算路径的输入端、所述第二运算路径的输入端分别与所述第一加法器的输入端连接，所述第一加法器的输出端与所述第二加法器的输入端连接，所述第二加法器的输入端与所述输出单元的输出端连接，所述第二加法器的输出端与所述第四运算路径上的第二异或门的输入端连接；

所述第二运算路径的输入端与所述第一异或门的输入端连接，所述第一异或门的输出端与所述第一位移器的输入端连接；

所述第三运算路径的输入端与所述第三加法器的输入端连接，所述第三加法器的输出端与第一异或门的输入端连接；

所述第四运算路径的输入端与所述第二异或门的输入端连接，所述第二异或门的输出端与所述第二位移器的输入端连接，所述第二位移器的输出端与所述第三加法器的输入端连接。

3.根据权利要求2所述的电路结构，其特征在于，所述时序逻辑元件分别为第一寄存器、第二寄存器、第三寄存器和第四寄存器。

4.根据权利要求3所述的电路结构，其特征在于，在所述电路结构上的各所述运算电路单元的加法器与异或门之间设置有时序逻辑元件时，所述第二加法器的输出端与所述第一寄存器的输入端连接，所述第一寄存器的输出端分别与所述第二异或门的输入端、下一级运算电路单元的第一运算路径的输入端连接；

所述第一位移器的输出端与所述第二寄存器的输入端连接，所述第二寄存器的输出端与下一级运算电路单元的第二运算路径的输入端连接；

所述第三加法器的输出端与所述第三寄存器的输入端连接，所述第三寄存器的输出端分别与所述第一异或门的输入端、下一级运算电路单元的第三运算路径的输入端连接；

所述第二位移器的输出端与所述第四寄存器的输入端连接，所述第四寄存器的输出端分别与所述第三加法器的输入端、下一级运算电路单元的第四运算路径的输入端连接。

5.根据权利要求3所述的电路结构，其特征在于，在所述电路结构上的加法器的输入端上设置有时序逻辑元件时，所述第一运算路径的输入端与所述第一寄存器的输入端连接，所述第一寄存器的输出端与所述第一加法器的输入端连接；

所述第二运算路径的输入端与所述第二寄存器的输入端连接，所述第二寄存器的输出端分别与所述第一加法器的输入端、所述第一异或门的输入端连接；

所述第三运算路径的输入端与所述第三寄存器的输入端连接，所述第三寄存器的输出端与所述第三加法器的输入端；

所述第二位移器的输出端与所述第四寄存器的输入端连接，所述第四寄存器的输出端分别与所述第三加法器的输入端、下一级运算电路单元的第四运算路径的输入端连接。

6.根据权利要求2所述的电路结构，其特征在于，所述时序逻辑元件为以下的任意一种或多种：触发器、计数器、寄存器。

7.根据权利要求2所述的电路结构，其特征在于，相邻的两级运算电路单元中的上一级运算电路单元中的第一位移器为右移12的位移器，上一级运算电路单元中的第二位移器为右移16位的位移器；

相邻的两级运算电路单元中的下一级运算电路单元中的第一位移器为右移7的位移器，下一级运算电路单元中的第二位移器为右移8位的位移器。

8.根据权利要求2-7任一项所述的电路结构，其特征在于，当前运算电路单元的第一运算路径的输出端与下一级运算电路单元的第一运算路径的输入端连接；当前运算电路单元的第二运算路径的输出端与下一级运算电路单元的第二运算路径的输入端连接；当前运算电路单元的第三运算路径的输出端与下一级运算电路单元的第三运算路径的输入端连接；当前运算电路单元的第四运算路径的输出端与下一级运算电路单元的第四运算路径的输入端连接。

9.根据权利要求2-7任一项所述的电路结构，其特征在于，所述输出单元包括第一参数输出器件、第二参数输出器件和第三异或门；

所述第一参数输出器件的输出端、第二参数输出器件的输出端分别与所述第三异或门的输入端连接，所述第三异或门的输出端与所述第二加法器的输入端连接。

10.一种电路板，其特征在于，所述电路板设置有如权利要求1-9任一项所述的电路结构。

11.一种超算设备，其特征在于，包括至少一个如权利要求10所述的电路板。