CN209046772U - 视频处理器及显示系统 - Google Patents

Abstract

本实用新型实施例公开了一种视频处理器和显示系统，该视频处理器包括：可编程逻辑器件、第一视频编码器、第二视频编码器、第一视频输出连接器、第二视频输出连接器和信号分配器。本实用新型实施例通过设置两个视频编码器和对应的两个视频输出连接器以构成两条单通道数据传输；同时在其中一个视频编码器和视频输出连接器之间设置信号分配器，其可以使得两个视频编码器均连接一个视频输出连接器以构成一条双通道数据传输，从而可以根据实际情况灵活切换为单/双通道视频传输，增强其环境适应性，同时降低了系统连接的复杂性。

Description

视频处理器及显示系统

技术领域

本实用新型涉及显示技术领域，尤其涉及一种视频处理器以及一种显示系统。

背景技术

现有的视频传输接口种类中，VGA等传统的模拟视频传输接口逐渐被淘汰，而DVI、HDMI及DP等数字视频传输接口因其具备较好的电磁兼容性及高传输率，得到了越来越广泛的应用。

常见的数字视频传输方式中，根据传输速度的不同可以分为单通道视频传输和双通道视频传输，其中，双通道视频传输的理论传输速度是单通道视频传输的两倍。然而，现有的视频处理器上的视频传输接口是固定的，难以根据显示设备的支持类型灵活切换，影响了视频处理器的环境适应性。

实用新型内容

本实用新型的实施例提供一种视频处理器以及一种显示系统，可以根据实际情况灵活切换为单/双通道视频传输接口，增强其环境适应性，同时降低了系统连接的复杂性。

具体地，本实用新型实施例提供的一种视频处理器，包括：可编程逻辑器件、第一视频编码器、第二视频编码器、第一视频输出连接器、第二视频输出连接器和信号分配器。所述第一视频编码器的输入端连接所述可编程逻辑器件，所述第一视频编码器的输出端连接所述第一视频输出连接器；所述第二视频编码器的输入端连接所述可编程逻辑器件；所述信号分配器的输入端连接所述第二视频编码器的输出端，所述信号分配器的第一视频输出端连接所述第一视频输出连接器，所述信号分配器的第二视频输出端连接所述第二视频输出连接器。

在本实用新型的一个实施例中，所述视频处理器还包括微控制器，分别连接所述第一视频编码器、第二视频编码器、信号分配器、可编程逻辑器件。

在本实用新型的一个实施例中，所述第一视频输出连接器和第二视频输出连接器为DVI接口。

在本实用新型的一个实施例中，所述第一视频输出连接器为双链路视频连接器，所述第二视频输出连接器为单链路视频连接器，且所述第一视频输出连接器和所述第二视频输出连接器分别为单物理接口。

在本实用新型的一个实施例中，还包括通讯模组，所述通讯模组连接所述可编程逻辑器件。

在本实用新型的一个实施例中，所述通讯模组包括网口、网络变压器和PHY芯片，所述网络变压器两端分别连接所述网口和所述PHY芯片。

本实用新型实施例提供的一种视频处理器，包括：存储器、缓存控制模块、双通道图像处理模块、第一视频编码器、第二视频编码器、第一视频输出连接器、第二视频输出连接器和信号分配器。缓存控制模块连接所述存储器；所述双通道图像处理模块连接所述缓存控制模块；所述第一视频编码器的输入端连接所述双通道图像处理模块，所述第一视频编码器的输出端连接所述第一视频输出连接器；第二视频编码器，其中所述第二视频编码器的输入端连接所述双通道图像处理模块；信号分配器，其中所述信号分配器的输入端连接所述第二视频编码器的输出端，所述信号分配器的第一视频输出端连接所述第一视频输出连接器，所述信号分配器的第二视频输出端连接所述第二视频输出连接器。

在本实用新型的一个实施例中，所述双通道图像处理模块包括图像分割处理单元、奇数点图像输出单元和偶数点图像输出单元，所述图像分割处理单元连接所述缓存控制模块，所述奇数点图像输出单元的输入端连接所述图像分割处理单元，所述奇数点图像输出单元的输出端连接所述第一视频编码器，所述偶数点图像输出单元的输入端连接所述图像分割处理单元，所述偶数点图像输出单元的输出端连接所述第二视频编码器。

本实用新型还提供一种显示系统，包括视频处理器和显示装置，所述视频处理器为如上述所述的视频处理器，所述视频处理器的第一视频输出连接器或第二视频输出连接器连接所述显示装置。

在本实用新型的一个实施例中，所述显示装置包括：接收卡、发送卡和LED灯板，所述发送卡连接所述视频处理器，所述LED灯板通过所述接收卡连接所述发送卡。

上述技术方案可以具有如下一个或多个优点：通过设置两个视频编码器和对应的两个视频输出连接器以构成两条单通道(或称单链路)数据传输；同时在其中一个视频编码器和视频输出连接器之间设置信号分配器，其可以使得两个视频编码器均连接一个输出连接器以构成一条双通道(或称双链路)数据传输，可以根据实际情况灵活切换为单/双通道视频传输，增强其环境适应性，同时降低了系统连接的复杂性。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A为本实用新型第一实施例的视频处理器的结构示意图；

图1B为图1A所示视频处理器的一种具体结构举例；

图2为本实用新型第一实施例的视频处理器的另一结构示意图；

图3为图2中通讯模组的结构示意图；

图4为本实用新型第二实施例的视频处理器的结构示意图；

图5为本实用新型第三实施例的显示系统的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

第一实施例

图1A为本实用新型第一实施例提供的一种视频处理器10的结构示意图。如图1A所示，视频处理器10包括：可编程逻辑器件11、第一视频编码器12、第二视频编码器13、第一视频输出连接器14、第二视频输出连接器15、信号分配器16以及微控制器17，其中微控制器17分别连接可编程逻辑器件11、第一视频编码器12、第二视频编码器13及信号分配器16，用于对这些元件进行控制。

具体地，可编程逻辑器件11对接入的视频源信号进行图像处理，该视频源信号例如通过上位机发送来的数据，图像处理例如为对图像数据完成伽玛(Gamma)变换、灰度抽取甚至校正例如亮度或亮色度校正等处理。此处，灰度抽取例如是Bit(位)分离等操作，也就是说灰度抽取典型地是校正处理后的灰度数据按照每一Bit进行分离操作以将灰度数据转变成按照不同Bit给予不同实现权重的方式。

可编程逻辑器件11经过图像处理之后的图像数据发送给第一视频编码器12的输入端，以通过第一视频编码器12转化为第一差分信号后传输至第一视频输出连接器14。第一差分信号例如为TMDS信号(Transition Minimized Differential signal，过渡调制差分信号)，也被称为最小化传输差分信号，是指通过异或及异或非等逻辑算法将原始信号数据转换成10位，转换后的数据以差分传动方式传送，TMDS信号对传输线的电磁干扰较少，传输的速度和可靠性较好。即由可编程逻辑器件11、第一视频编码器12和第一视频输出连接器14构成了一路单通道数据传输。

同时，第二视频编码器13的输入端也连接可编程逻辑器件11以接收图像处理后的图像数据，再通过第二视频编码器13转化为第二差分信号后传输至信号分配器16。

本实施例中的信号分配器16主要用于对第二差分信号进行选择性分配，以实现视频处理器10的单通道数据传输功能到是双通道数据传输功能的切换。具体地，信号分配器16的输入端连接第二视频编码器13的输出端，而信号分配器16包括两个输出端(图中未标示)，其中，第一输出端连接第一视频输出连接器14，第二输出端连接第二视频输出连接器15。当视频处理器10选择单通道数据传输功能时，微控制器17控制信号分配器16的第一输出端关闭且第二输出端打开，第二视频编码器13转化的第二差分信号通过信号分配器16传输到第二视频输出连接器15以形成另一路单通道数据传输，即视频处理器10此时具有两路单通道数据传输功能；当视频处理器10选择选择双通道数据传输功能时，微控制器17控制信号分配器16的第一输出端打开且第二输出端关闭，第二视频编码器13转化的第二差分信号通过信号分配器16传输到第一视频输出连接器14，结合由第一视频编码器12发送的第一差分信号，此时视频处理器10在第一视频输出连接器14具有双通道数据传输功能。当然，本实施例中的第一视频输出连接器14和第二视频输出连接器15是可以互换的，并不影响视频处理器10单双通道模式的切换使用。

此外，本实施例中的第一视频输出连接器14为双链路视频连接器，主要用于双链路数据传输；第二视频输出连接器15为单链路视频连接器，主要用于单链路数据传输。同时，第一视频输出连接器14和所述第二视频输出连接器15分别为单物理接口，例如为DVI接口。其中，第一视频编码器12或第二视频编码器13可将图像数据转化为3对TMDS信号和1对时钟信号，其中第一视频编码器12将此3对TMDS信号依次连接到第一视频输出连接器14的3根管脚，例如TMDS0～TMDS2管脚；而第二视频编码器13发出的3对TMDS信号经由信号分配器16的第一输出端依次连接到第一视频输出连接器14的另外3根管脚，例如TMDS3～TMDS5管脚，同时，第二视频编码器13发出的3对TMDS信号也可以经由信号分配器16的第二输出端依次连接到第二视频输出连接器15的3根管脚，例如TMDS0～TMDS2管脚。

再者，图1B为图1A所示视频处理器的一种具体结构举例。如图1B所示，可编程逻辑器件11例如采用ALTERA EP3C16F484型FPGA芯片，第一视频编码器12和第二视频编码器13例如采用ADV7172视频编码芯片，第一视频输出连接器14和第二视频输出连接器15例如采用DVI连接器，信号分配器16例如采用PI3HDMI412型分配器芯片，以及微控制器17例如采用STM32F4系列MCU芯片。此处值得一提的是，本领域技术人员在知晓各个元件所采用的芯片型号和图1A及1B所示的元件连接关系无需创造性劳动即可搭建出本实施例视频处理器10的一种具体电路连接关系图。

另外，如图2、图3所示，本实施例中的视频处理器还包括通讯模组11以通过网络接入视频源数据。通讯模组11包括网口11a、网络变压器11b和PHY芯片11c，网络变压器11b两端分别连接网口11a和PHY芯片11c，网口11a用于接入视频源信号，PHY芯片11c用于将视频源信号传送至可编程逻辑器件11。

综上，本实用新型一实施例通过设置两个视频编码器和对应的两个输出连接器以构成两条单通道数据传输；同时在其中一个视频编码器和输出连接器之间设置信号分配器，使两个视频编码器均连接一个输出连接器以构成一条双通道数据传输。本实用新型实施例可以根据实际情况灵活切换为单/双通道视频传输接口，增强其环境适应性，同时降低了系统连接的复杂性。

第二实施例

如图4所示，本实用新型第二实施例提供的视频处理器20，包括缓存控制模块21、第一视频编码器22、第二视频编码器23、第一视频输出连接器24、第二视频输出连接器25、信号分配器26、存储器28以及双通道图像处理模块29，本实施例中的第一视频编码器22、第二视频编码器23、信号分配器26、第一视频输出连接器24和第二视频输出连接器25的结构和功能可参考上一实施例，在此不一一赘述。

本实施例中的视频处理器为了进一步提高双通道数据传输时的显示效果，其采用了缓存控制模块21和双通道图像处理模块29，其中双通道图像处理模块29又包括了图像分割处理单元29a、奇数点图像输出单元29b和偶数点图像输出单元29c。具体地，缓存控制模块21连接存储器28，由存储器28将需要处理的图像缓存起来，而缓存控制模块21在读取存储器28中的图像数据后，将图像数据发给图像分割处理单元29a进行分割处理，将图像中的奇数排列顺序的像素点通过奇数点图像输出单元29b输出到第一视频编码器22，将图像中的偶数排列顺序的像素点通过偶数点图像输出单元29c输出到第二视频编码器23，最后，由第一视频编码器22和第二视频编码器23分别转化为差分信号汇总到第一视频输出连接器24，实现双通道数据传输。此处值得一提的是，在其他实施例中，也可以将缓存控制模块21和双通道图像处理模块29整合至可编程逻辑器件例如ALTERA EP3C16F484型FPGA(FieldProgrammable Gate Array，现场可编程门阵列)中。

第三实施例

本实用新型第三实施例提供的显示系统300，包括视频处理器30和显示装置40。该视频处理器30的具体结构和功能可参阅第一实施例和第二实施例。其中，如图5所示，显示装置40包括发送卡41、接收卡42和LED灯板43，接收卡42连接视频处理器的第一视频输出连接器或第二视频输出连接器，LED灯板43通过发送卡41连接接收卡42，最终由LED灯板43将视频源信号显示出来。当然，显示装置40可以为一个或多个，如果显示装置40为两个支持单通道数据传输的显示装置40，则两个显示装置40分别连接视频处理器30的第一视频输出连接器和第二视频输出连接器；如果显示装置40为支持双通道数据传输的显示装置40，则该显示装置40连接视频处理器30的第一视频输出连接器，以完成显示输出。

最后值得一提的是，前述实施例中的可编程逻辑器件，其可以是单个可编程逻辑器件例如FPGA的形式，也可以是分别由两个及以上的可编程逻辑器件例如FPGA所构成的可编程逻辑器件组的形式。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和/或方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元/模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元/模块可以是或者也可以不是物理上分开的，作为单元/模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元/模块来实现本实施例方案的目的。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (10)

1.一种视频处理器，其特征在于，包括：

可编程逻辑器件；

第一视频输出连接器；

第一视频编码器，其中所述第一视频编码器的输入端连接所述可编程逻辑器件，所述第一视频编码器的输出端连接所述第一视频输出连接器；

第二视频输出连接器；

第二视频编码器，其中所述第二视频编码器的输入端连接所述可编程逻辑器件；

信号分配器，其中所述信号分配器的输入端连接所述第二视频编码器的输出端，所述信号分配器的第一视频输出端连接所述第一视频输出连接器，所述信号分配器的第二视频输出端连接所述第二视频输出连接器。

2.如权利要求1所述的视频处理器，其特征在于，所述视频处理器还包括微控制器，分别连接所述可编程逻辑器件、所述第一视频编码器、所述第二视频编码器和所述信号分配器。

3.如权利要求1所述的视频处理器，其特征在于，所述第一视频输出连接器和第二视频输出连接器为DVI接口。

4.如权利要求1所述的视频处理器，其特征在于，所述第一视频输出连接器为双链路视频连接器，所述第二视频输出连接器为单链路视频连接器，且所述第一视频输出连接器和所述第二视频输出连接器分别为单物理接口。

5.如权利要求1所述的视频处理器，其特征在于，还包括通讯模组，所述通讯模组连接所述可编程逻辑器件。

6.如权利要求5所述的视频处理器，其特征在于，所述通讯模组包括网口、网络变压器和PHY芯片，所述网络变压器连接在所述网口和所述PHY芯片之间。

7.一种视频处理器，其特征在于，包括：

存储器；

缓存控制模块，连接所述存储器；

双通道图像处理模块，连接所述缓存控制模块；

第一视频输出连接器；

第一视频编码器，其中所述第一视频编码器的输入端连接所述双通道图像处理模块，所述第一视频编码器的输出端连接所述第一视频输出连接器；

第二视频输出连接器；

第二视频编码器，其中所述第二视频编码器的输入端连接所述双通道图像处理模块；

信号分配器，其中所述信号分配器的输入端连接所述第二视频编码器的输出端，所述信号分配器的第一视频输出端连接所述第一视频输出连接器，所述信号分配器的第二视频输出端连接所述第二视频输出连接器。

8.如权利要求7所述的视频处理器，其特征在于，所述双通道图像处理模块包括：

图像分割处理单元，连接所述缓存控制模块；

奇数点图像输出单元，其中所述奇数点图像输出单元的输入端连接所述图像分割处理单元，所述奇数点图像输出单元的输出端连接所述第一视频编码器；

偶数点图像输出单元，其中所述偶数点图像输出单元的输入端连接所述图像分割处理单元，所述偶数点图像输出单元的输出端连接所述第二视频编码器。

9.一种显示系统，其特征在于，包括：视频处理器和显示装置，所述视频处理器为如权利要求1-8任一项所述的视频处理器，所述视频处理器的第一视频输出连接器或第二视频输出连接器连接所述显示装置。

10.如权利要求9所述的显示系统，其特征在于，所述显示装置包括：发送卡、接收卡和LED灯板，所述发送卡连接所述视频处理器，所述LED灯板通过所述接收卡连接所述发送卡。