CN209015135U - 一种基于fpga的网络与srio总线桥接系统 - Google Patents
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Abstract
本实用新型公开了一种基于FPGA的网络与SRIO总线桥接系统，包括FPGA处理器，所述FPGA处理器集成了16对高速收发处理器，其中1对高速收发处理器与网络PHY芯片SGMII接口连接、12对高速收发处理器采用1x模式RapidIO总线接口，且12对高速收发处理器中的8对高速收发处理器与背板连接，4对高速收发处理器与光纤模块连接；所述RapidIO速率为6.25Gbps。本实用新型通过桥接系统中的FPCA的高速和并行处理能力，实现网络接口和SRID接口双向数据交互，从而实现无掉数、高实用、低延时、大数据量和高速度数据传输等处理要求。
Description
技术领域
本实用新型属于总线接口桥接的技术领域，具体涉及一种基于FPGA的网络与SRIO总线桥接系统。
背景技术
随着现代通讯技术的飞速发展，无论在军用领域还是民用领域，对数据传输低成本、高实时、低延时要求越来越高。如今网络接口和SRIO接口的使用越来越广泛，其中SRIO是面向串行背板、DSP和相关串行数据平面连接应用的串行RapidIO接口，它是面向嵌入式系统开发提出高可靠、高性能、基于包交换的新一代高速互联技术，但SRIO接口不利于系统外部进行交互，需要将SRIO接口转换为最常见的网络接口，才能同外部交互。
现有的网络与SRIO总线桥接系统采用基于CPU处理器架构进行数据交互，其缺点在于受CPU处理网络和SRIO协议效率低以及电路设计复杂限制，无法满足数据低成本、无数据丢失、高实时、低延时交互要求。
实用新型内容
本实用新型的目的在于提供一种基于FPGA的网络与SRIO总线桥接系统，通过桥接系统中的FPCA的高速和并行处理能力，实现网络接口和SRID接口双向数据交互，从而实现无掉数、高实用、低延时、大数据量和高速度数据传输等处理要求。
本实用新型主要通过以下技术方案来实现的：一种基于FPGA的网络与SRIO总线桥接系统，包括FPGA处理器，所述FPGA处理器集成了16对高速收发处理器，其中1对高速收发处理器与网络PHY芯片SGMII接口连接、12对高速收发处理器采用1x 模式RapidIO总线接口，且12对高速收发处理器中的8对高速收发处理器与背板连接，4对高速收发处理器与光纤模块连接；所述RapidIO速率为6.25Gbps。
本实用新型在使用过程中，通过1对与网络PHY芯片SGMII接口连接，实现网络通讯功能，通过三态网络控制器初始化网络PHY芯片，通过4对与光纤模块连接接口，使得雷达天线控制模块通过光纤连接光纤模块与SRIO总线桥接系统进行信号交互，通过8对与背板连接接口，使得数字处理接口模块与SRIO总线桥接系统进行信号交互；所述RapidIO速率可达6.25Gbps，RapidIO控制器初始化SRIO接口，确保SRIO与FPGA更好的进行数据交互，且RapidIO的速率设计为3.125Gbps。
本实用新型通过对FPGA的设计，使得FPGA具有更高的性能，具备强大的处理和控制功能，使得性能大大领先与普通的嵌入式计算机信息处理系统，避免了使用CPU处理器所涉及的复杂电路，同时使得信息的处理速率更加的高效。
为了更好的实心本实用新型，进一步的，所述FPGA的储存器接口上挂载有DDR3L存储器，所述DDR3L存储器采用两片256MB，16bit的存储器，并使用MIG生成DDR3控制器，所述FPGA并行64MB NOR Flash，所述FPGA上挂载有8K字节的EEPROM。
本实用新型在使用过程中，通过DDR3控制器初始化挂载在FPGA上的2个DDR3L存储器，所述DDR3L存储器作为数据存储和导取时的缓存空间；所述64MB NOR Flash用作存储应用程序，避免数据的丢失；所述EEPROM存储桥接系统出厂网络MAC和IP地址的信息，通过FPGA软件中设计DHCP功能，桥接系统能自动获取IP地址，以便桥接系统与上位机在相同IP段内通讯，如果DHCP失败，桥接系统使用出厂IP与用户上位机通讯，同时在上位机软件中设计桥接系统IP和MAC地址的置换功能，便于用户进行灵活配置。
为了更好的实心本实用新型，进一步的，所述FPGA通过网络接口与SRIO接口数据交换，所述网络接口与SRIO端口映射。
本实用新型在使用过程中，所述FPGA将网络接口接收的每一帧有效载荷数据实时打包给SRID端口，同时将SRID端口发出的每一帧有效载荷数据实时打包经网络接口发出；FPGA获取上位机下发命令包中的SRID接口选择信息，并将网络数据缓存入被选SRIO接口发送FIFO，记录每一帧的长度，待接收完一桢数据后，将该桢数据以nWrite协议打包发出；同时将SRIO接口接收的每一帧数据缓存入接收FIFO，记录每一帧数据的长度，FPGA将每一帧数据依次打包给网络接口输出。
本实用新型通过FPCA的高速和并行处理能力，实现网络接口和SRID接口双向数据交互，避免了使用CPU处理系统，易丢数、低实时、高延时交换性能，不仅对内提供高带宽、高速率的内部总线数据交换功能，同时还对外提供板间数据交换的高带宽、高速率总线通道。
为了更好的实现本实用新型，进一步的，所述网络接口与SRID接口映射可视化。本实用新型通过对桥接系统中网络接口与SRID接口映射进行可视化界面设计，便于用户选择当前网络接口与那一路SRIO数据进行交互，使得用户能够根据需求进行更换，提高本实用新型的实用性，降低本实用新型的操作的难度。
为了更好的实现本实用新型，进一步的，所述网络PHY芯片的型号为88E1111，通过EPG4014SE-RC网络变压器进行信号转换后与外部网络通讯；所述FPGA与88E1111之间以SGMII方式通讯。本实用新型中通过EPG4014SE-RC网络变压器进行信号转换后与外部网络通讯；网络PHY芯片支持10M/100M/1000M网络通讯速率，根据网络PHY芯片的通讯速率对FPGA软件设计网络通讯速率10M/100M/1000M自适应，并采用UDP通信协议与外界数据交换，通过自适应的网络通信速率使得桥接系统有更大的适用范围，增加本实用新型的实用性。
为了更好的实现本实用新型，进一步的，所述光纤模块使用QXQ850M06G-W并行四发四收光电模块，该模块每通道工作速率可达6.25Gbps速率，速率可向下兼容，发送和接收波长为850nm。本实用新型的光纤模块的工作速率可向下兼容，增加本实用新型的实用性，提高桥接系统的处理效率。
本实用新型的有益效果：
（1）通过对FPGA的设计，使得FPGA具有更高的性能，具备强大的处理和控制功能，使得性能大大领先与普通的嵌入式计算机信息处理系统，避免了使用CPU处理器所涉及的复杂电路，同时使得信息的处理速率更加的高效。
（2）通过DDR3控制器初始化挂载在FPGA上的2个DDR3L存储器，所述DDR3L存储器作为数据存储和导取时的缓存空间；所述64MB NOR Flash用作存储应用程序，避免数据的丢失；所述EEPROM存储桥接系统出厂网络MAC和IP地址的信息，通过FPGA软件中设计DHCP功能，桥接系统能自动获取IP地址，以便桥接系统与上位机在相同IP段内通讯，如果DHCP失败，桥接系统使用出厂IP与用户上位机通讯，同时在上位机软件中设计桥接系统IP和MAC地址的置换功能，便于用户进行灵活配置。
（3）通过FPCA的高速和并行处理能力，实现网络接口和SRID接口双向数据交互，避免了使用CPU处理系统，易丢数、低实时、高延时交换性能，不仅对内提供高带宽、高速率的内部总线数据交换功能，同时还对外提供板间数据交换的高带宽、高速率总线通道。
（4）所述网络接口与SRID接口映射可视化。本实用新型通过对桥接系统中网络接口与SRID接口映射进行可视化界面设计，便于用户选择当前网络接口与那一路SRIO数据进行交互，使得用户能够根据需求进行更换，提高本实用新型的实用性，降低本实用新型的操作的难度。
附图说明
图1为本实用新型的系统设计框图；
图2为桥接系统设计框图；
图3为DDR3L电路原理图；
图4为网络接口单元电路；
图5为FPGA GTX电路；
图6为光模块电路。
具体实施方式
实施例1：
一种基于FPGA的网络与SRIO总线桥接系统，如图1、图2所示，包括FPGA处理器，所述FPGA处理器集成了16对高速收发处理器，其中1对高速收发处理器与网络PHY芯片SGMII接口连接、12对高速收发处理器采用1x 模式RapidIO总线接口，且12对高速收发处理器中的8对高速收发处理器与背板连接，4对高速收发处理器与光纤模块连接；所述RapidIO速率为6.25Gbps。
本实用新型在使用过程中，通过1对与网络PHY芯片SGMII接口连接，实现网络通讯功能，通过三态网络控制器初始化网络PHY芯片，通过4对与光纤模块连接接口，使得雷达天线控制模块通过光纤连接光纤模块与SRIO总线桥接系统进行信号交互，通过8对与背板连接接口，使得数字处理接口模块与SRIO总线桥接系统进行信号交互；所述RapidIO速率可达6.25Gbps，RapidIO控制器初始化SRIO接口，确保SRIO与FPGA更好的进行数据交互，且RapidIO的速率设计为3.125Gbps。
本实用新型通过对FPGA的设计，使得FPGA具有更高的性能，具备强大的处理和控制功能，使得性能大大领先与普通的嵌入式计算机信息处理系统，避免了使用CPU处理器所涉及的复杂电路，同时使得信息的处理速率更加的高效。
实施例2：
本实施例在实施例1的基础上进一步优化，如图3、图5所示，所述FPGA的储存器接口上挂载有DDR3L存储器，所述DDR3L存储器采用两片256MB，16bit的存储器，并使用MIG生成DDR3控制器，所述FPGA并行64MB NOR Flash，所述FPGA上挂载有8K字节的EEPROM。
本实用新型在使用过程中，通过DDR3控制器初始化挂载在FPGA上的2个DDR3L存储器，所述DDR3L存储器作为数据存储和导取时的缓存空间；所述64MB NOR Flash用作存储应用程序，避免数据的丢失；所述EEPROM存储桥接系统出厂网络MAC和IP地址的信息，通过FPGA软件中设计DHCP功能，桥接系统能自动获取IP地址，以便桥接系统与上位机在相同IP段内通讯，如果DHCP失败，桥接系统使用出厂IP与用户上位机通讯，同时在上位机软件中设计桥接系统IP和MAC地址的置换功能，便于用户进行灵活配置。
本实施例的其他部分与实施例1相同，故不再赘述。
实施例3：
本实施例在实施例2的基础上进一步优化，如图4所示，所述FPGA通过网络接口与SRIO接口数据交换，所述网络接口与SRIO端口映射。
本实用新型在使用过程中，所述FPGA将网络接口接收的每一帧有效载荷数据实时打包给SRID端口，同时将SRID端口发出的每一帧有效载荷数据实时打包经网络接口发出；FPGA获取上位机下发命令包中的SRID接口选择信息，并将网络数据缓存入被选SRIO接口发送FIFO，记录每一帧的长度，待接收完一桢数据后，将该桢数据以nWrite协议打包发出；同时将SRIO接口接收的每一帧数据缓存入接收FIFO，记录每一帧数据的长度，FPGA将每一帧数据依次打包给网络接口输出。
本实用新型通过FPCA的高速和并行处理能力，实现网络接口和SRID接口双向数据交互，避免了使用CPU处理系统，易丢数、低实时、高延时交换性能，不仅对内提供高带宽、高速率的内部总线数据交换功能，同时还对外提供板间数据交换的高带宽、高速率总线通道。
本实施例的其他部分与上述实施例2相同，故不再赘述。
实施例4：
本实施例在实施例3的基础上进一步优化，所述网络接口与SRID接口映射可视化。本实用新型通过对桥接系统中网络接口与SRID接口映射进行可视化界面设计，便于用户选择当前网络接口与那一路SRIO数据进行交互，使得用户能够根据需求进行更换，提高本实用新型的实用性，降低本实用新型的操作的难度。
本实施例的其他部分与实施例3相同，故不再赘述。
实施例5：
本实施例在实施例1的基础上进一步优化，所述网络PHY芯片的型号为88E1111，通过EPG4014SE-RC网络变压器进行信号转换后与外部网络通讯；所述FPGA与88E1111之间以SGMII方式通讯。本实用新型中通过EPG4014SE-RC网络变压器进行信号转换后与外部网络通讯；网络PHY芯片支持10M/100M/1000M网络通讯速率，根据网络PHY芯片的通讯速率对FPGA软件设计网络通讯速率10M/100M/1000M自适应，并采用UDP通信协议与外界数据交换，通过自适应的网络通信速率使得桥接系统有更大的适用范围，增加本实用新型的实用性。
本实施例的其他部分与实施例1相同，故不再赘述。
实施例6：
本实施例在实施例1的基础上进一步优化，如图6所示，所述光纤模块使用QXQ850M06G-W并行四发四收光电模块，该模块每通道工作速率可达6.25Gbps速率，速率可向下兼容，发送和接收波长为850nm。本实用新型的光纤模块的工作速率可向下兼容，增加本实用新型的实用性，提高桥接系统的处理效率。
本实施例的其他部分与实施例1相同，故不再赘述。
以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。
Claims (6)
1.一种基于FPGA的网络与SRIO总线桥接系统，其特征在于，包括FPGA处理器，所述FPGA处理器集成了16对高速收发处理器，其中1对高速收发处理器与网络PHY芯片SGMII接口连接、12对高速收发处理器采用1x 模式RapidIO总线接口，且12对高速收发处理器中的8对高速收发处理器与背板连接，4对高速收发处理器与光纤模块连接；所述RapidIO速率为6.25Gbps。
2.根据权利要求1所述的一种基于FPGA的网络与SRIO总线桥接系统，其特征在于，所述FPGA的储存器接口上挂载有DDR3L存储器，所述DDR3L存储器采用两片256MB，16bit的存储器，并使用MIG生成DDR3控制器，所述FPGA并行64MB NOR Flash，所述FPGA上挂载有8K字节的EEPROM。
3.根据权利要求1所述的一种基于FPGA的网络与SRIO总线桥接系统，其特征在于，所述FPGA通过网络接口与SRIO接口数据交换，所述网络接口与SRIO端口映射。
4.根据权利要求3所述的一种基于FPGA的网络与SRIO总线桥接系统，其特征在于，所述网络接口与SRID接口映射可视化。
5.根据权利要求1所述的一种基于FPGA的网络与SRIO总线桥接系统，其特征在于，所述网络PHY芯片的型号为88E1111，通过EPG4014SE-RC网络变压器进行信号转换后与外部网络通讯；所述FPGA与88E1111之间以SGMII方式通讯。
6.根据权利要求1所述的一种基于FPGA的网络与SRIO总线桥接系统，其特征在于，所述光纤模块使用QXQ850M06G-W并行四发四收光电模块，该模块每通道工作速率可达6.25Gbps速率，速率可向下兼容，发送和接收波长为850nm。
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