CN208985031U - 一种同步信息产生电路及多系统时基同步平台 - Google Patents
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Abstract
本实用新型公开了一种同步信息产生电路，包括FPGA芯片，FPGA芯片连有提供工作时钟的外部参考时钟，FPGA芯片与PCI桥相连，所述PCI桥与PCI总线接口相连。本实用新型还公开了一种多系统时基同步平台，包括主同步装置，主同步装置连有若干个从同步装置，从同步装置连有若干个分路装置，分路装置连有若干个子系统，主同步装置和从同步装置包含上述同步信息产生电路。本实用新型的一种同步信息产生电路及多系统时基同步平台，使得多个子系统在每一个同步帧信号到来时获得工作参数，按照统一的节拍有序工作。
Description
技术领域
本实用新型涉及一种同步信息产生电路及多系统时基同步平台，属于电子技术领域。
背景技术
分布式系统间要实现时间上的同步工作，通常是使用主系统时钟脉冲来校准本地时钟，但各分系统上本地时钟各自不一，校准后难免会存在偏差。而且校准过程会占用硬件和软件资源，不能长时间保持实时同步。
实用新型内容
本实用新型要解决的技术问题是，提供一种避免校准过程会占用硬件和软件资源、能够长时间保持实时同步且校准准确的同步信息产生电路及多系统时基同步平台。
为解决上述技术问题，本实用新型采用的技术方案为：
一种同步信息产生电路，包括FPGA芯片，所述FPGA芯片连有提供工作时钟的外部参考时钟，所述FPGA芯片与PCI桥相连，所述 PCI桥与PCI总线接口相连，所述PCI总线接口用于同步帧信号的周期参数、复位指令的下载和时标信息的上传，所述FPGA芯片连有电平驱动a，所述电平驱动a连有RJ45接口a和RJ45接口b，所述RJ45 接口a用于同步帧信号和复位信号的输入，所述RJ45接口a用于同步帧信号和复位信号的输出。
所述FPGA芯片连有电平驱动b，所述电平驱动b连有J30J接口，所述J30J接口作为所述FPGA中剩余IO资源的扩展端口。
一种多系统时基同步平台，包括主同步装置，所述主同步装置连有若干个从同步装置，所述从同步装置连有若干个分路装置，所述分路装置连有若干个子系统，所述主同步装置和从同步装置包含上述的同步信息产生电路，所述主同步装置内电路的RJ45端口b与所述从同步装置内电路的RJ45端口a相连。
所述从同步装置的个数为M个，其中M为大于等于3的整数。
所述子系统的个数为N个，其中N为大于等于3的整数。
所述分路装置包括将输入的同步帧信号和复位信号进行差分转换的第一差分转换器，所述第一差分转换器连有电平驱动c，所述电平驱动c通过第二差分转换器将同步帧信号和复位信号输出。
本实用新型的有益效果：本实用新型提供的一种同步信息产生电路及多系统时基同步平台，主同步装置在参数可控制的状态下生成同步帧信号以及相应时标信息，为多系统的协同工作提供控制同步，使得多个子系统在每一个同步帧信号到来时获得工作参数，按照统一的节拍有序工作。同时，各子系统可将工作数据、采集到的工作参数或者系统工作状态与时标信息一同存储记录，方便试验后对主要参数和数据进行细节回放。
附图说明
图1为本实用新型的一种多系统时基同步平台的结构框图；
图2为本实用新型的一种同步信息产生电路的原理框图；
图3为本实用新型的一种同步信息产生电路中分路装置的原理框图.
具体实施方式
下面结合附图对本实用新型作进一步描述，以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。
如图1所示，一种多系统时基同步平台，包括主同步装置，主同步装置连有若干个从同步装置，从同步装置连有若干个分路装置，分路装置连有若干个子系统。从同步源端到系统终端之间采用树状结构，便于系统的扩展和保持源端终端之间布线的一致性。其中，主同步装置用于生成同步帧信号和时标信息，时标信息分为同步帧时标及同步帧内精细时标。从同步装置用于转发主同步装置给入的同步帧信号，同时对其进行计数，生成与主同步装置一致的时标信息，并可与主同步装置时标信息进行比对校准，或者以主动装置时标为基准，生成从同步装置自有的时标信息。图中示意了一个主同步装置到M个从同步装置，每个从同步装置对应N个子系统同步终端的拓扑结构。
如图2所示，主同步装置和从同步装置的同步帧信号和时标信息均由下面同步信息产生电路提供，同步信息产生电路板安装于PCI 工控机内组成主同步装置或从同步装置。同步信息产生电路包括 FPGA芯片，作为电路的主控中心。FPGA芯片连有提供工作时钟的外部参考时钟，用作FPGA里计数器工作，使主/从同步装置间工作具有一致性。FPGA芯片与PCI桥相连，PCI桥与PCI总线接口相连， PCI总线接口用于同步帧信号的周期参数、复位指令的下载和时标信息的上传。
如图3所示，同步信号分路电路板安装于分路机箱组成同步信号分路装置。同步信号分路电路包括将输入的同步帧信号和复位信号进行差分转换的第一差分转换器，第一差分转换器连有电平驱动 c，电平驱动c根据子系统的需要，可以直接以单端的形式直接将同步帧信号和复位信号输出给子系统，也可以通过第二差分转换器将同步帧信号和复位信号输出以差分的形式输出给子系统。
FPGA芯片连有电平驱动a，电平驱动a连有RJ45接口a和RJ45 接口b，RJ45接口a用于同步帧信号和复位信号的输入，RJ45接口b 用于同步帧信号和复位信号的输出。FPGA芯片连有电平驱动b，电平驱动b连有J30J接口，J30J接口作为FPGA中剩余IO资源的扩展端口。主同步装置内电路的RJ45端口b与从同步装置内电路的RJ45 端口a相连。
对同步信息产生电路进行FPGA配置后，生成同步帧信号和时标信息。时标信息包含同步帧间时标值和两相邻同步帧内精细时标值，时标值通过计数器计数值获取，两时标值合成一个以复位时刻为起点的总时标值。
具体流程为：作为主同步装置，电路里FPGA先判断是否有复位指令发出。复位时，对计数器进行复位，并生成复位信号输出。否则，计数器进行自加工作。计数过程中不断将当前计数器值与下载的周期参数进行比较，直到两者相等时，将帧内精细时标值清零，帧间时标值自加，同时生成同步帧信号，同步帧信号和复位信号在电平驱动后，经过RJ45接口a输出。工作时只要未进行复位操作，此过程将一直持续。
作为从同步装置，电路里FPGA先判断RJ45接口a输入的复位信号是否有效。复位时，对计数器进行复位，同时转发复位信号。否则，计数器进行自加工作。计数过程中不断检测输入的同步帧信号是否发生边沿跳变，当发生边沿跳变时，将帧内精细时标值清零，帧间时标值自加，同时转发同步帧信号。工作时只要未进行复位操作，此过程将一直持续。
以上所述仅是本实用新型的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (6)
1.一种同步信息产生电路，其特征在于：包括FPGA芯片，所述FPGA芯片连有提供工作时钟的外部参考时钟，所述FPGA芯片与PCI桥相连，所述PCI桥与PCI总线接口相连，所述PCI总线接口用于同步帧信号的周期参数、复位指令的下载和时标信息的上传，所述FPGA芯片连有电平驱动a，所述电平驱动a连有RJ45接口a和RJ45接口b，所述RJ45接口a用于同步帧信号和复位信号的输入，所述RJ45接口a用于同步帧信号和复位信号的输出。
2.根据权利要求1所述的一种同步信息产生电路，其特征在于：所述FPGA芯片连有电平驱动b，所述电平驱动b连有J30J接口，所述J30J接口作为所述FPGA芯片中剩余IO资源的扩展端口。
3.一种多系统时基同步平台，其特征在于：包括主同步装置，所述主同步装置连有若干个从同步装置，所述从同步装置连有若干个分路装置，所述分路装置连有若干个子系统，所述主同步装置和从同步装置包含上述权利要求1或2的同步信息产生电路，所述主同步装置内电路的RJ45端口b与所述从同步装置内电路的RJ45端口a相连。
4.根据权利要求3所述的一种多系统时基同步平台，其特征在于：所述从同步装置的个数为M个，其中M为大于等于3的整数。
5.根据权利要求3所述的一种多系统时基同步平台，其特征在于：所述子系统的个数为N个，其中N为大于等于3的整数。
6.根据权利要求3所述的一种多系统时基同步平台，其特征在于：所述分路装置包括将输入的同步帧信号和复位信号进行差分转换的第一差分转换器，所述第一差分转换器连有电平驱动c，所述电平驱动c通过第二差分转换器将同步帧信号和复位信号输出。
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2018
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