CN208766660U - 处理板卡 - Google Patents

Abstract

本申请实施例提供了一种处理板卡，涉及电子设备技术领域。该处理板卡包括：主板、交换机、FPGA、编解码芯片和PCIE接口。交换机分别与主机、编解码芯片和PCIE接口连接；FPGA和编解码芯片连接；PCIE接口与主机连接；交换机、FPGA、编解码芯片和PCIE接口均安装在主板上。由于在主板上设计了编解码芯片，且编解码芯片通过分别交换机和FPGA连接，这样在处理板卡与主机交互时，交换机传输数据的可以由该编解码芯片进行解码后由FPGA处理或者编码后再传输给主机，使得交换机与主机之间交互数据可以是压缩后数据比较小的数据，所以其虽然增加了芯片，但降低交换机与主机之间数据交互所需带宽，也使得其较于现有技术中的高带宽从整体上降低了成本。

Description

处理板卡

技术领域

本申请涉及电子设备技术领域，具体而言，涉及一种处理板卡。

背景技术

目前，在处理板卡对数据的处理过程中会涉及到和主机之间进行大量的数据传输，使得处理板卡和主机之间需要比较大的带宽才能够满足大量的数据传输，但采用大的带宽却会导致处理板卡的成本激增。

实用新型内容

本申请在于提供一种处理板卡，以有效的降低带宽，降低成本。

为了实现上述目的，本申请的实施例通过如下方式实现：

第一方面，本申请实施例提供了一种处理板卡，所述处理板卡包括：主板、交换机、FPGA、编解码芯片和PCIE接口。

所述交换机分别与主机、所述编解码芯片和所述PCIE接口连接。

所述FPGA和所述编解码芯片连接。

所述PCIE接口与所述主机连接。

所述交换机、所述FPGA、所述编解码芯片和所述PCIE接口均安装在所述主板上。

结合第一方面，在一些可能的实现方式中，

所述编解码芯片通过HDMI接口与所述FPGA连接。

结合第一方面，在一些可能的实现方式中，

所述编解码芯片通过USB接口、I2C接口、UART接口和/或SPI接口与所述FPGA连接。

结合第一方面，在一些可能的实现方式中，

所述交换机的第一网口用于与所述主机连接，所述交换机的第二网口与所述编解码芯片的第一数据传输端口连接，以及所述交换机的第三网口与所述PCIE接口连接。

结合第一方面，在一些可能的实现方式中，

所述交换机的第四网口与所述FPGA的第一数据传输端口连接。

结合第一方面，在一些可能的实现方式中，所述处理板卡还包括：网络接口；

所述交换机的第一网口与所述网络接口的第一接口连接，所述网络接口的第二接口用于与所述主机连接。

结合第一方面，在一些可能的实现方式中，所述PCIE接口包括：PCIE芯片和PCIE接口电路。

所述PCIE芯片的第一端口与所述交换机的第三网口连接，所述PCIE芯片的第二端口与所述PCIE接口电路的第一接口连接，所述PCIE接口电路的第二接口用于与所述主机连接。

结合第一方面，在一些可能的实现方式中，所述处理板卡还包括：M个内存，M为大于1的整数，

所述M个内存中的N个内存与所述FPGA连接，所述M个内存中的M-N个内存与所述编解码芯片连接，N为不大于M的正整数。

结合第一方面，在一些可能的实现方式中，

所述N个内存中每个内存的数据传输端口与所述FPGA的第二数据传输端口连接，所述M-N个内存中每个内存的数据传输端口与所述编解码芯片的第二数据传输端口连接。

第二方面，本申请实施例提供了一种处理板卡，所述处理板卡包括：主板、交换机、M个FPGA、M个编解码芯片和PCIE接口，其中，M为大于1的整数。

所述交换机分别与主机、所述M个编解码芯片和所述PCIE接口连接。

所述M个FPGA一一对应的与所述M个编解码芯片连接。

所述PCIE接口与所述主机连接。

所述交换机、所述M个FPGA、所述M个编解码芯片和所述PCIE接口均安装在所述主板上。

结合第二方面，在一些可能的实现方式中，

所述M个FPGA中每两个FPGA之间相互连接。

结合第二方面，在一些可能的实现方式中，

每两个FPGA之间的基于USB、I2C、UART和/或SPI接口连接。

本申请实施例的有益效果是：

由于在主板上设计了编解码芯片，且编解码芯片通过分别交换机和FPGA连接，这样在处理板卡与主机交互时，交换机传输数据的可以由该编解码芯片进行解码后由FPGA处理或者编码后再传输给主机，使得交换机与主机之间交互数据可以是压缩后数据比较小的数据，所以其虽然增加了芯片，但降低交换机与主机之间数据交互所需带宽，也使得其较于现有技术中的高带宽从整体上降低了成本。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1示出了本申请第一实施例提供的一种处理板卡的结构示意图；

图2示出了本申请第一实施例提供的一种处理板卡的结构框图；

图3示出了本申请第二实施例提供的一种处理板卡的结构示意图；

图4示出了本申请第二实施例提供的一种处理板卡的结构框图。

图标：100-处理板卡；110-主板；111-第一位置；112-第二位置；113-第三位置；114-第四位置；115-第五位置；116-第六位置；120-网络接口；130-交换机；140-编解码芯片；150-FPGA；160-PCIE接口；161-PCIE芯片；162-PCIE接口电路；170-内存。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本申请的描述中，需要说明的是，术语“中”、“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

此外，术语“水平”、“竖直”、“悬垂”等术语并不表示要求部件绝对水平或悬垂，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

第一实施例

请参阅图1，本申请实施例提供了一种处理板卡100，该处理板卡100可以包括：主板110、交换机130、FPGA150(Field-Programmable Gate Array，现场可编程门阵列)、编解码芯片140和PCIE接口160(peripheral component interconnect express，高速串行计算机扩展总线标准)。

其中，交换机130、FPGA150、编解码芯片140和PCIE接口160可以均安装在主板110上，交换机130可以分别与外部的主机、编解码芯片140和PCIE接口160连接，FPGA150可以和编解码芯片140连接，而PCIE接口160则还可以与主机连接。

以及，作为一种可选地的方式，该处理板卡100还可以包括：网络接口120和M个内存170，M为大于1的整数。

其中，网络接口120和M个内存170均安装在主板110上，网络接口120可以分别与交换机130和主机连接，使得交换机130通过网络接口120与主机实现数据交互。在M个内存170中，N个内存170可以与FPGA150连接，而剩下的M-N个内存170则可以与编解码芯片140连接，N为不大于M的正整数。

下面将结合图1和图2，对本申请处理板卡100的结构进行详细的说明。

主板110可以为陶瓷电路板、氧化铝陶瓷电路板、氮化铝陶瓷电路板、PCB板(Printed Circuit Board，印制电路板)、铝基板、高频板、厚铜板、阻抗板、超薄线路板或超薄电路板等类型的电路。主板110的形状尺寸可以根据使用需求进行选择，通常情况下，可以通过将主板110上设置的元件安排的紧凑些，而尽量将主板110的形状尺寸设置的小一些，以便更加节约设备内部的空间。

本实施例中，主板110上相应的位置可以设有每个芯片的安装位置，且主板110上每个芯片的安装位置与其它芯片的安装位置之间还设有相应的连接线路，这样，将每个芯片设置在对应安装位置时，不仅可以实现每个芯片安装在主板110上，其还可以实现每个芯片与其它芯片的电连接。

详细地，主板110上可以分别设有设置网络接口120的第一位置111、设置交换机130的第二位置112、设置编解码芯片140的第三位置113、设置FPGA150的第四位置114、设置PCIE接口160的第五位置115、以及设置M个内存170的M个第六位置116。其中，第一位置111的形状尺寸也可以相同于或略微大于所采用的相应型号的网络接口120的形状尺寸，第二位置112的形状尺寸可以相同于或略微大于所采用的相应型号的交换机130的形状尺寸，第三位置113的形状尺寸也可以相同于或略微大于所采用的相应型号的编解码芯片140的形状尺寸，第四位置114的形状尺寸也可以相同于或略微大于所采用的相应型号的FPGA150的形状尺寸，第五位置115的形状尺寸也可以相同于或略微大于所采用的相应型号的PCIE接口160的形状尺寸，以及针对M个第六位置116中每个第六位置116，以及M个内存170中对应设置在每个第六位置116的每个内存170，每个第六位置116的形状尺寸也可以相同于或略微大于所采用相应型号的每个内存170的形状尺寸。

本实施例中，网络接口120可以为以太网接口、令牌总线网接口、FDDI网接口或ATM局域网接口等。可选地，本实施例可以以网络接口120为太网接口为例来进行说明，例如，网络接口120可以为RJ45类型的以太网接口。

网络接口120可以设置在主板110上的第一位置111处，网络接口120可以具有多个水晶头的多个接口，而在多个接口中网络接口120的第一接口可以与交换机130连接，网络接口120的第二接口则可以与主机连接。

基于网络接口120的上述连接关系，网络接口120基于网络接口120的第二接口可以从主机获得待处理的压缩视频和/或从主机获得待处理的压缩图像，其中，待处理的压缩图像可以jpeg格式的数据流。另外，基于编解码芯片140和FPGA150的处理能力网络接口120的第二接口获得的待处理的压缩视频可以为1-16路，以及基于编解码芯片140和FPGA150的处理能力可以同时对16路待处理的压缩视频进行处理。网络接口120再基于网络接口120的第一接口则可以将获得的待处理的压缩视频和/或待处理的压缩图像再传输至交换机130。

本实施例中，交换机130可以为网络交换机芯片，例如，交换机130可以为Marvell的88E6131型网络交换机芯片。交换机130上具有多个网口，且交换机130上网卡的数量可以满足各芯片连接需求。

交换机130可以设置在主板110上的第二位置112处，且在交换机130的多个网口中，交换机130的第一网口可以与网络接口120的第一接口连接，交换机130的第二网口可以与编解码芯片140连接，以及交换机130的第三网口可以与PCIE接口160连接，而交换机130的第四网口则还可以与FPGA150连接。

基于交换机130的上述连接关系，交换机130基于交换机130的第一网口可以获得网络接口120的第一接口传输的待处理的压缩视频和/或待处理的压缩图像。交换机130基于交换机130的第二网口则可以将该待处理的压缩视频和/或待处理的压缩图像传输至编解码芯片140。其中，在交换机130获得的一路待处理的压缩视频为多路待处理的压缩视频合成的情况下，交换机130和将该一路待处理的压缩视频分成多路待处理的压缩视频再传输给编解码芯片140。相应的，交换机130也基于交换机130的第二网口则还可以获得编解码芯片140和FPGA150配合对该待处理的压缩视频和/或待处理的压缩图像处理后得到处理后的压缩视频和/或处理后的压缩图像，那么，交换机130再基于交换机130的第三网口就可以将该处理后的压缩视频和/或处理后的压缩图像传输至PCIE接口160。另外，对于本实施例来，编解码芯片140和FPGA150配合对该待处理的压缩视频和/或待处理的压缩图像处理可以使得FPGA150生成处理结果，那么交换机130基于交换机130的第四网口可以获得FPGA150传输的该处理结果，以及交换机130也基于交换机130的第三网口就也可以将该处理结果传输至PCIE接口160。可以理解到，在处理后的压缩视频为多路的情况下，交换机130可以将多路的处理后的压缩视频合并成一路处理后的压缩视频再传输至PCIE接口160。

本实施例中，编解码芯片140可以为以常规型号的编解码芯片140，例如，编解码芯片140可以采用海思的型号为Hi3536型芯片。

编解码芯片140可以设置在主板110上的第三位置113处，且编解码芯片140可以通过编解码芯片140上的多个端口与其它芯片连接。可选地，编解码芯片140的第一数据传输端口可以与交换机130的第二网口连接，编解码芯片140的第二数据传输端口可以分别与M-N个内存170连接，其中，编解码芯片140的第一数据传输端口和第二数据传输端口均可以是编解码芯片140上的I/O端口，但编解码芯片140上与交换机130的第二网口连接的I/O端口和与M-N个内存170连接的I/O端口可以不同。另外，编解码芯片140上的其它I/O端口不仅可以通过HDMI接口与FPGA150连接，以及编解码芯片140上的其它I/O端口还可以通过USB接口、I2C接口、UART接口和/或SPI接口与PFGA连接，其中，USB接口可以为USB3.0，但并不作为限定，其也可以为USB2.0。

基于编解码芯片140的上述连接关系，编解码芯片140可以基于编解码芯片140的第一数据传输端口获得交换机130的第二网口传输的待处理的压缩视频和/或待处理的压缩图像。编解码芯片140可以将待处理的压缩视频解码从而得到待处理的原视频，当然，在待处理的压缩视频为1-16路时，编解码芯片140也可以同时对这1-16路待处理的压缩视频解码从而得到1-16路的待处理的原视频。以及，编解码芯片140也还可以将待处理的压缩图像解码从而得到待处理的原图像。那么，编解码芯片140再基于编解码芯片140的HDMI接口，便可以将待处理的原视频和/或待处理的原图像传输给FPGA150。

再者，基于编解码芯片140的上述连接关系，随着FPGA150对待处理的原视频和/或待处理的原图像的处理而得到处理后的原视频和/或处理后的原图像，那么编解码芯片140基于与FPGA150连接的USB接口、I2C接口、UART接口和/或SPI接口，编解码芯片140可以获得FPGA150传输的处理后的原视频和/或处理后的原图像。编解码芯片140还可以将处理后的原视频编码从而得到处理后的压缩视频，当然，在处理后的原视频为1-16路时，编解码芯片140也可以同时对这1-16路处理后的原视频编码从而得到1-16路的处理后的压缩视频。以及，编解码芯片140也可以将处理后的原图像编码从而得到处理后的压缩图像。编解码芯片140基于编解码芯片140的第一数据传输端口，便可以将处理后的压视频和/或处理后的压缩图像传输至交换机130。

另外，在编解码芯片140解码待处理的压缩视频和/或待处理的压缩图像，以及编码处理后的原视频和/或处理后的原图像的过程中，可能会产生一些中间数据，例如解码过程产生的特征数据，那么编解码芯片140可以基于编解码芯片140的第二数据传输端口将这些中间数据传输至M-N个内存170中进行存储，以便于编解码芯片140在处理过程中能够对这些中间数据进行调用。

本实施例中，FPGA150可以为以常规型号的处理芯片，例如，FPGA150可以采用性能较强的ZU6EG型芯片。当然，根据实际情况，也可也采用性能常规或稍弱一点的型号，对此本申请就不进行限定。

FPGA150可以设置在主板110上的第四位置114处，且FPGA150也可以通过FPGA150上的多个端口与其它芯片连接。可选地，FPGA150的第一数据传输端口可以与交换机130的第四网口连接，编解码芯片140的第二数据传输端口可以分别与N个内存170连接，其中，FPGA150的第一数据传输端口和第二数据传输端口均可以是FPGA150上的I/O端口，但FPGA150上与交换机130的第四网口连接的I/O端口和与N个内存170连接的I/O端口可以不同。另外，FPGA150上的其它I/O端口也不仅可以通过HDMI接口与FPGA150连接，以及FPGA150上的其它I/O端口也还可以USB接口、I2C接口、UART接口和/或SPI接口与对应的PFGA连接。其中，对应连接的方式可以为编解码芯片140的USB接口与FPGA150的USB接口连接、编解码芯片140的通过I2C接口与FPGA150连接、编解码芯片140通过UART接口与FPGA150连接和/或编解码芯片140通过SPI接口与FPGA150连接。

基于FPGA150的上述连接关系，FPGA150基于HDMI接口能够获得编解码芯片140传输的待处理的原视频和/或待处理的原图像，并对待处理的原视频和/或待处理的原图像进行处理。可以理解到，FPGA150对待处理的原视频和/或待处理的原图像进行处理可以为图像处理领域中常规的处理，例如，对待处理的原视频和/或待处理的原图像进行图像中的对象的身材进行调整，或对待处理的原视频和/或待处理的原图像进行图像中的对象的图像进行抠图等，这样FPGA150可以基于处理待处理的原视频而得到处理后的原视频，以及还可以基于处理待处理的原图像而得到处理后的原图像。当然，FPGA150对待处理的原视频和/或待处理的原图像进行的处理还可以是对待处理的原视频和/或待处理的原图像中的对象进行识别，或对待处理的原视频和/或待处理的原图像中的对象进行坐标位置确定等，这样FPGA150可以基于处理待处理的原视频和/或待处理的原图像而得到处理结果，其中，处理结果可以为一些结果数据，例如，识别结果数据或坐标位置据等。因此，FPGA150可以再基于USB接口、I2C接口、UART接口和/或SPI接口与编解码芯片140的连接而将处理后的原图像和/或到处理后的原视频再传输至编解码芯片140，或者，FPGA150也可以再基于FPGA150的第一数据传输端口将处理结果传输至交换机130。

需要说明的是，FPGA150对待处理的原视频和/或待处理的原图像进行处理的过程中可能会产生一些还需要编解码芯片140处理的中间数据，那么编解码芯片140通过USB接口与FPGA150连接、通过I2C接口与FPGA150连接、通过UART接口与FPGA150连接和/或通过SPI接口与FPGA150连接，FPGA150和编解码芯片140就可以交互这些中间数据，使得编解码芯片140可以配合FPGA150正确的将这些中间数据处理。

本实施例中，PCIE接口160可以包括：PCIE芯片161和PCIE接口电路162。故对于PCIE接口160设置在主板110上的第五位置115，则可以为PCIE芯片161和PCIE接口电路162集成的设置在该第五位置115处，其中，第五位置115可以为一个整体位置，这样PCIE芯片161和PCIE接口电路162就可以从结构上集成到一起；但第五位置115也可以为一个分布式的位置，这样PCIE芯片161和PCIE接口电路162就可以分别设置在主板110上的不同位置处，而PCIE芯片161和PCIE接口电路162的集成则可以理解为功能上的集成。

本实施例中，PCIE芯片161可以为常规信号的芯片，例如，PCIE芯片161可以为Intel-i210型芯片。PCIE芯片161上的多个端口可以与其它芯片连接，详细地，PCIE芯片161的第一端口可以与交换机130的第三网口连接，而PCIE芯片161的第二端口则可以与PCIE接口电路162连接。

基于PCIE芯片161的上述连接关系，PCIE芯片161基于PCIE芯片161的第一端口可以获得交换机130的第三网口传输的处理后的压缩图像和/或处理后的压缩视频。这样，PCIE芯片161便可将处理后的压缩图像和/或处理后的压缩视频转换成满足PCIE协议的处理后的压缩图像和/或处理后的压缩视频，并基于PCIE芯片161的第二端口将该满足PCIE协议的处理后的压缩图像和/或处理后的压缩视频再传输至PCIE接口电路162。

本实施例中，PCIE接口电路162可以为常规接口电路，例如，PCIE接口电路162可以为PCIE金手指接口。PCIE接口电路162上的多个端口可以与其它芯片连接，详细地，PCIE接口电路162的第一端口可以与PCIE芯片161的第二端口连接，而PCIE接口电路162的第二端口则可以与主机连接。

基于PCIE接口电路162的上述连接关系，PCIE接口电路162基于PCIE接口电路162的第一端口便可以获得PCIE芯片161的第二端口传输的该满足PCIE协议的处理后的压缩图像和/或处理后的压缩视频。那么，PCIE接口电路162基于PCIE接口电路162的第二端口便可以将该满足PCIE协议的处理后的压缩图像和/或处理后的压缩视频传输至主机，以便主机再基于该满足PCIE协议的处理后的压缩图像和/或处理后的压缩视频进行后续的识别、警示等操作。

可以理解到，由于编解码芯片140能够对压缩视频和/或压缩图像进行解码，以及还能够对原视频和/或原图像进行编码，这样就保证了编解码芯片140传输给交换机130的视频和/或图像始终可以处于压缩状态，那么压缩状态的视频和/或图像通过更小的带宽也能够满足其传输。这样，在带宽降低的情况，一方面可以直接降低设备的制造成本。于此，在带宽降低的情况，使得通过交换机130的网口也能够满足对视频和/或图像的传输，其使得PCIE接口160可以基于交换机130的网口进行调试和配置，从而降低了PCIE接口160的调试和配置难度，进而从另一方面通过降低开发的难度来降低开发的成本。

与本实施例中，M个内存170的数量和型号可以根据编解码芯片140和FPGA150处理过程中产生的数量来进行选择。例如，本实施例中，M个内存170中每个内存170可以采用DDR3的64位8Gb的内存条，这样M的数量可以为3，N的数量可以为2，即2个内存170与FPGA150连接，1个内存170与编解码芯片140连接。

M个内存170中每个内存170均设置在M个第六位置116中对应的每个第六位置116处。对于M个内存170来说，M个内存170中的M-N个内存170可以存储编解码芯片140处理过程产生的中间数据，M个内存170中的N个内存170可以存储FPGA150处理过程产生的中间数据，而这M个内存170则可以存储编解码芯片140和FPGA150配合处理过程中产生的中间数据。

第二实施例

请参阅图3，作为本申请实施例提供的处理板卡100的另一种实施方式，该处理板卡100可以包括：主板110、交换机130、M个FPGA150、M个编解码芯片140和PCIE接口160，其中，为大于1的整数。

其中，交换机130可以分别与主机、M个编解码芯片140和PCIE接口160连接，M个FPGA150可以一一对应的与M个编解码芯片140连接，PCIE接口160可以与主机连接，而交换机130、M个FPGA150、M个编解码芯片140和PCIE接口160则可以均安装在主板110上。

以及，也作为一种可选地的方式，该处理板卡100还可以包括：网络接口120和M*M个内存170。

其中，网络接口120和M*M个内存170也均安装在主板110上，网络接口120可以分别与交换机130和主机连接，也使得交换机130通过网络接口120与主机实现数据交互。而在M*M个内存170中，每M个内存170可以与M个编解码芯片140中的每个编解码芯片140和M个FPGA150中的每个FPGA150连接。

结合图3和图4，其中图4示出的为M＝2的情况下来处理板卡100的结构示意图，但并不作为本实施例的限定。

相较于第一实施例中的主板110不同的是，于本实施例中，主板110上可以设有M个第三位置113和M个第四位置114，以及还设置M*M个第六位置116。这样，M个编解码芯片140可以一一对应的设置在M个第三位置113处，M个FPGA150也可以一一对应的设置在M个第四位置114处，而M*M个内存170则可以一一对应的设置在M*M个第六位置116处。

相较于第一实施例中的交换机130不同的是，于本实施例中，交换机130具有M个第二网口，以及还具有M个第四网口，这样交换机130的M个第二网口可以一一对应的M个编解码芯片140连接，而交换机130的M个第四网口则可以一一对应的M个FPGA150连接。

基于本实施例中交换机130的连接关系，交换机130基于交换机130的M个第二网口一一对应的M个编解码芯片140连接而可以将主机传输的多路待处理的压缩视频分别分发给M个编解码芯片140中的至少部分编解码芯片140进行处理。和/或，交换机130也基于交换机130的M个第二网口一一对应的M个编解码芯片140连接，而也可以将主机传输的多张待处理的压缩图像分别分发给M个编解码芯片140中的至少部分编解码芯片140进行处理。

假设，在M＝2的情况下，交换机130最多获得了32路待处理的压缩视频，那么，交换机130可以将其中的16路待处理的压缩视频发送给其中的一个编解码芯片140进行处理，而将其中的另外16路待处理的压缩视频发送给其中的另一个编解码芯片140进行处理。或者，在M＝2的情况下，交换机130最多获得了16路待处理的压缩视频，那么，交换机130可以将其中的16路待处理的压缩视频均发送给其中的一个编解码芯片140进行处理；或者，交换机130可以将其中的8路待处理的压缩视频均发送给其中的一个编解码芯片140进行处理，而将其中的另外8路待处理的压缩视频再发送给其中的另一个编解码芯片140进行处理。

本实施例中，在M个编解码芯片140和M个FPGA150中，对于每个编解码芯片140和与其连接的每个FPGA150来说，若每个编解码芯片140和与其连接的每个FPGA150完整的对待处理的压缩视频和/或待处理的压缩图像进行处理而得到处理后的压缩视频和/或处理后的压缩图像，那么每个编解码芯片140和与其连接的每个FPGA150的处理流程与前述实施例相同，在此就不再累述。

但在本实施例中，基于M个FPGA150中每两个FPGA150之间相互连接，即每两个FPGA150之间的基于USB、I2C、UART和/或SPI接口连接。那么M个编解码芯片140和M个FPGA150可以基于每两个FPGA150之间相互连接来配合完成整个处理流程。

也假设，在M＝2的情况下，若交换机130将获得的16路待处理的压缩视频均传输给其中一个编解码芯片140，那么该其中一个编解码芯片140可以将16路待处理的压缩视频解码得到16路待处理的原视频，并再将该16路待处理的原视频传输至与该其中一个编解码芯片140连接的其中一个FPGA150。而该其中一个FPGA150的可以对该16路待处理的原视频进行第一层处理而得到中间数据。该其中一个FPGA150可以不对该得到的中间数据继续进行处理，而将得到中间数据传输至其中另一个FPGA150，该其中另一个FPGA150可以再继续对该中间数据进行处理得到16路处理后的原视频。该其中另一个FPGA150将该16路处理后的原视频传输至与该其中另一个FPGA150连接的其中另一个编解码芯片140，那么该编解码便可以再将16路处理后的原视频编码得到16路处理后的压缩视频并发送至交换机130。这样就实现了M个FPGA150和M个编解码芯片140配合完成整个处理流程。

综上所述，本申请实施例提供了一种处理板卡，该处理板卡包括：主板、交换机、FPGA、编解码芯片和PCIE接口。交换机分别与主机、编解码芯片和PCIE接口连接；FPGA和编解码芯片连接；PCIE接口与主机连接；交换机、FPGA、编解码芯片和PCIE接口均安装在主板上。

由于在主板上设计了编解码芯片，且编解码芯片通过分别交换机和FPGA连接，这样在处理板卡与主机交互时，交换机传输数据的可以由该编解码芯片进行解码后由FPGA处理或者编码后再传输给主机，使得交换机与主机之间交互数据可以是压缩后数据比较小的数据，所以其虽然增加了芯片，但降低交换机与主机之间数据交互所需带宽，也使得其较于现有技术中的高带宽从整体上降低了成本。

以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种处理板卡，其特征在于，所述处理板卡包括：主板、交换机、FPGA、编解码芯片和PCIE接口；

所述交换机分别与主机、所述编解码芯片和所述PCIE接口连接；

所述FPGA和所述编解码芯片连接；

所述PCIE接口与所述主机连接；

所述交换机、所述FPGA、所述编解码芯片和所述PCIE接口均安装在所述主板上。

2.根据权利要求1所述的处理板卡，其特征在于，

所述编解码芯片通过HDMI接口与所述FPGA连接。

3.根据权利要求2所述的处理板卡，其特征在于，

所述编解码芯片通过USB接口、I2C接口、UART接口和/或SPI接口与所述FPGA连接。

4.根据权利要求1-3任一权利要求所述的处理板卡，其特征在于，

所述交换机的第一网口用于与所述主机连接，所述交换机的第二网口与所述编解码芯片的第一数据传输端口连接，以及所述交换机的第三网口与所述PCIE接口连接。

5.根据权利要求4所述的处理板卡，其特征在于，

所述交换机的第四网口与所述FPGA的第一数据传输端口连接。

6.根据权利要求4所述的处理板卡，其特征在于，所述处理板卡还包括：网络接口；

所述交换机的第一网口与所述网络接口的第一接口连接，所述网络接口的第二接口用于与所述主机连接。

7.根据权利要求4所述的处理板卡，其特征在于，所述PCIE接口包括：PCIE芯片和PCIE接口电路；

所述PCIE芯片的第一端口与所述交换机的第三网口连接，所述PCIE芯片的第二端口与所述PCIE接口电路的第一接口连接，所述PCIE接口电路的第二接口用于与所述主机连接。

8.根据权利要求1所述的处理板卡，其特征在于，所述处理板卡还包括：M个内存，M为大于1的整数，

所述M个内存中的N个内存与所述FPGA连接，所述M个内存中的M-N个内存与所述编解码芯片连接，N为不大于M的正整数。

9.根据权利要求8所述的处理板卡，其特征在于，

所述N个内存中每个内存的数据传输端口与所述FPGA的第二数据传输端口连接，所述M-N个内存中每个内存的数据传输端口与所述编解码芯片的第二数据传输端口连接。

10.一种处理板卡，其特征在于，所述处理板卡包括：主板、交换机、M个FPGA、M个编解码芯片和PCIE接口，其中，M为大于1的整数；

所述交换机分别与主机、所述M个编解码芯片和所述PCIE接口连接；

所述M个FPGA一一对应的与所述M个编解码芯片连接；

所述PCIE接口与所述主机连接；

所述交换机、所述M个FPGA、所述M个编解码芯片和所述PCIE接口均安装在所述主板上。

11.根据权利要求10所述的处理板卡，其特征在于，

所述M个FPGA中每两个FPGA之间相互连接。

12.根据权利要求11所述的处理板卡，其特征在于，

每两个FPGA之间的基于USB、I2C、UART和/或SPI接口连接。