CN207976876U

CN207976876U - 多核心传感器数据处理芯片

Info

Publication number: CN207976876U
Application number: CN201820229383.3U
Authority: CN
Inventors: 赵婷; 陈小刚; 马斌; 崔毅; 沈芸; 李凯; 顾云超; 王景伟; 刘浪; 陈祥孝
Original assignee: Shanghai Chinaresearch Long Yi Technology Co Ltd
Current assignee: Shanghai Chinaresearch Long Yi Technology Co Ltd
Priority date: 2018-02-09
Filing date: 2018-02-09
Publication date: 2018-10-16
Anticipated expiration: 2028-02-09

Abstract

本实用新型提供一种多核心传感器数据处理芯片，所述数据处理芯片包括多核心阵列区、输入模块、输出模块、控制模块等，其中多核心阵列区包括多个总线控制核心、多个数据处理核心、多个总线；所有总线控制核心和数据处理核心通过总线相连，每个总线控制核心通过一条总线与每个数据处理核心相连；每个数据处理核心通过不同的总线实现该数据处理核心与不同的总线控制核心相连。本实用新型的多核心传感器数据处理芯片提供了一种新的数据处理核心与总线的互连结构，相对于现有技术实现了数据处理核心与总线间更灵活的拓扑结构、数据信息传输方式及匹配模型的排布，具有高度的产业利用价值。

Description

多核心传感器数据处理芯片

技术领域

本实用新型属于半导体存储集成电路领域，涉及一种多核心传感器数据处理芯片。

背景技术

随着科学技术的发展，即将进入物联网时代，大量的传感器接入网络后，对传感器数据处理提出了很高的要求，其中几个关键问题在于：

1、大量的数据如何得到及时的处理；

2、传感器数据的处理方式与类型密切相关，不同类型的数据需要有不同的算法进行处理；

3、传感器数据中藏有十分有效的信息，尽管提升数据处理能力，可以在一定程度上解决数据量大和类型丰富的问题，但实现数据认知仍然十分困难。

在这种情况下，仅仅靠开发种类繁多的数据处理程序已经难以满足我们的需求。

人的大脑通过视觉、听觉、触觉等等多种途径每天处理大量的信息，在推理、识别、联想、预测等等方面的能力是计算机系统难以匹敌的，但据估算一个成年人的大脑功耗仅仅只有20W左右，而信息在大脑中的传递速度也仅能达到毫秒量级。如何从人类大脑的工作方式中获得启发，改善计算机体系的运行方式，以达到高效率低功耗运行的目的，同时能够按照人类的思维方式去处理数据，提供服务则是众多研究者和公司亟待解决的问题。

脑科学研究结果表明，人脑中神经元以分层组网形式互相连接，而认知过程就在这种分层组网方式下，通过神经元之间的协作完成。这种协同工作的方式一方面通过并行工作使得响应速度远远低于电子器件的神经元也能完成大量的感知任务，许多方面甚至比高性能计算机做得更好；另一方面，通过学习和分层过滤，大量无效的信息被过滤掉，而有效的信息会保留到最后，从而不至于因过多数据导致大脑思维过程过载，同时也不会使得有效信息被大量的无效信息所淹没。

神经网络计算已经形成了一个非常成熟完善的理论体系，模仿大脑神经网络的并行处理机制，组成多输入多输出系统，通过大量数据的训练使得该系统有越来越准确的预测能力。这一系统起初是在计算机软件中实现，为了提高计算效率，更多的硬件系统利用处理器、FPGA(Field Programmable Gate Array，现场可编程门阵列)等技术实现算法的硬件加速。更进一步的，IBM公司已在多年前启动了人工智能的Watson电脑系统项目，新近研发的第二代TrueNorth芯片实现了模拟一百万神经元的处理芯片，其功耗仅70mW，引领了智能处理芯片领域的研发，而IBM公司提出的“认知计算”也成为了学术界和企业界的研发热点。

然而这些方案尽管做到了同质化的节点解决复杂的认知功能，但并没有体现出脑神经元自主功能分化的过程，在算法的抽象下，节点不存在功能意义，只存在数据逻辑意义，形成的结果就是整个系统只能以黑盒的方式进行工作。为了实现芯片对输入数据信息的类似脑神经元自主功能分化的认识过程，需进一步提升芯片内总线和数据处理核心的互连方式的灵活性。

本实用新型正是在这个背景下，通过设计灵活的多层的芯片拓扑结构，为处理芯片在模仿神经网络实现认知过程中，实现节点功能分化提供硬件支持。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种多核心传感器数据处理芯片，用于提升现有的芯片内的拓扑结构，实现更灵活的数据处理核心与总线互联结构、数据信息传输方式及匹配模型的排布。

为实现上述目的及其他相关目的，本实用新型提供一种多核心传感器数据处理芯片，所述芯片包括多核心阵列区，其中：

所述多核心阵列区包括M个总线控制核心、N个数据处理核心、M条总线；所有总线控制核心和数据处理核心通过总线相连，每条总线将一个总线控制核心与N个数据处理核心相连；针对每个数据处理核心，通过不同总线实现该数据处理核心与不同的总线控制核心相连；针对每个数据处理核心每个总线配设一个输出端和一个输出端，供对应数据处理核心连接。

可选的，所述M为大于2的整数，N为大于1的整数。

可选的，每个所述数据处理核心具有至少一个输出接口和至少一个输入接口，所述数据处理核心通过所述输出接口或输入接口与所述总线进行数据信息传输。

可选的，所述数据处理核心的所述输出接口或输入接口分别通过一个输出选择器或一个输入选择器与所述不同总线的输出端或输入端相连；所述数据处理核心通过输出选择器选择与其中一总线连接，进行信息转发输出，或所述数据处理核心通过输入选择器选择与其中一总线连接，接收总线信息。

可选的，所述数据处理核心包括总线控制逻辑及相应的数据缓冲、非易失存储和模型匹配逻辑。

可选的，所述总线控制核心包括ARM控制器、易失动态数据存储、非易失代码存储、数据缓冲和总线控制逻辑。

可选的，所述芯片还包括输入模块及芯片输入引脚，所述输入模块具有至少一个输入接口和至少一个输出接口，所述输入模块的输入接口连接所述芯片输入引脚，所述输入模块的输出接口连接M条总线中的至少一条，称为输入层总线。

可选的，所述芯片还包括输出模块及芯片输出引脚，所述输出模块具有至少一个输入接口和至少一个输出接口，所述输出模块的输出接口连接所述芯片输出引脚，所述输出模块的输入接口连接M条总线中的至少一条，称为输出层总线。

可选的，所述芯片还包括控制模块及控制引脚，所述控制模块连接所述数据处理核心、总线控制核心、输入模块及输出模块，根据总线的输出信息产生相应的控制信号输出至所述数据处理核心、总线控制核心、输入模块或输出模块。

附图说明

图1显示为本实用新型的多核心传感器数据处理芯片内部核心阵列互连的示意图。

图2显示为本实用新型的数据处理核心核心的设计实例示意图。

图3显示为本实用新型的总线控制核心的设计实例示意图。

图4显示为本实用新型的一个简化实例结构示意图。

图5显示为本实用新型的核心连接逻辑示意图。

图6显示为本实用新型的一个更灵活的实例结构示意图。

图7显示为本实用新型的认知功能第一步配置的核心连接逻辑示意图。

图8显示为本实用新型的认知功能第二步配置的核心连接逻辑示意图。

图9显示为本实用新型的认知功能第三步配置的核心连接逻辑示意图。

图10显示为本实用新型的认知功能第四步配置的核心连接逻辑示意图。

元件标号说明

1 多核心传感器数据处理芯片

2 数据处理核心

3 总线控制核心

4 输出模块

5 输入模块

6 芯片输出引脚

7 芯片输入引脚

8 数据总线

9 数据处理核心输出接口

10 数据处理核心输入接口

11 挂接到每个数据总线的输出线

12 挂接到每个数据总线的输入线

13 输出选择器

14 输入选择器

15 控制模块

16 控制模块连接其它模块的控制线

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本实用新型提供一种多核心传感器数据处理芯片，请参阅图1，显示为所述多核心传感器数据处理芯片1的互联示意图，包括M个总线控制核心3，N个数据处理核心2，每个总线控制核心连接一个数据总线8，每个数据处理核心具有一个输出接口9，通过输出选择器13选通，并通过数据总线挂接线11连接每个数据总线；同样的，每个数据处理核心还具有一个输入接口10，通过输入选择器14选通数据总线挂接线12连接每个数据总线。

输出模块4具有一个输入接口和一个输出接口，其中，输入接口固定挂接到一个数据总线，该数据总线被称为输出层总线；输出接口通过芯片的输出接口6引出，与其他芯片的输入接口相连。

输入模块5具有一个输入接口和一个输出接口，其中，输出接口固定挂接到一个不同于输入层总线的另一根数据总线；输入接口通过芯片的输入接口7引出，与其它芯片的输出接口相连。

控制模块15通过控制线16连接芯片内的所有总线控制核心3、数据处理核心2、输出模块4和输入模块5。

为了便于说明各个核心与各条连线之间的相对位置关系，将所述总线控制核心自上而下依次命名为B₁、B₂、……、B_M，将所述数据处理核心自左向右依次命名为P₁、P₂、……、P_N，其中1～M、1～N为编号。

控制模块15确定数据处理器的连接拓扑后，通过对总线控制核心配置活跃输入输出接口、输入选择器和输出选择器，实现数据处理器在不同数据总线间连接，从一个数据总线上获取数据，并将认知结果发送到另一个数据总线上，实现层级结构。

具体的，每个数据处理核心需要对数据进行模型匹配，因此，一个简单的数据处理核心结构如图2所示。该数据处理核心配备两套总线控制逻辑及相应的数据缓冲，用于完成总线操作，数据缓冲可采用易失存储器嵌入式SRAM；配备非易失存储用于存储变化模型，可以采用非易失存储器嵌入式EEPROM或嵌入式FLASH；所有匹配过程由于逻辑并不复杂，可以用同步数字逻辑实现一个模型匹配逻辑模块。

具体的，每个总线控制核心需要对数据进行评估，并为控制模块提供控制信息，具有一定的复杂逻辑功能，但对数独要求不高，因此一个简单的总线控制核心结构如图3所示，可以用ARM控制器、嵌入式SRAM易失动态数据存储、嵌入式EEPROM或嵌入式FLASH非易失代码存储组成最小计算系统，并通过数据缓冲和总线控制逻辑实现对总线的访问。

其它结构均为常见功能模块，采用现有的知识可以很容易获得多种解决方案。

作为示例，所述多核心阵列区包含M个总线控制核心3，连接M个数据总线8，每个数据总线挂接N个输出挂接线11和N各输入挂接线12，分别通过输出选择器13和输入选择器14接入N个数据处理核心2。

此外，总线控制核心B1所连数据总线为输出层总线，固定连接到输出模块4，总线控制核心B_M所连数据总线为输入层总线，固定连接到输入模块5。其它数据总线可称为隐藏层总线。

为表示这一过程，给出一个简化的实用例，其结构如图4所示。该图中，总线控制核心3数量选择为最小值3，编号为B₁、B₂、B₃，数据处理核心2数量选择为3，编号为P₁、P₂、P₃。通过控制模块15配置后，图中输入选择器和输出选择器的选择用箭头显示，同时为了直观，将图中未被选择的挂接线不表示。被选中的挂接线在所在数据总线上即为活跃接口的挂接线。

在这种连接配置下，逻辑连接关系如图5所示。我们可以看出，这个配置下，数据处理器节点组成了两层的结构，其中，P1和P2连接输入层总线和隐藏层总线，P3连接隐藏层总线和输出层总线。

在这种连接关系下，一种应用方法是：P1和P2分别从输入层总线上获取数据，按照两种不同的方式对数据进行处理，例如，P1实现数据向频域变换后的频率变化规律，P2实现数据的平均值变化规律，各数据处理核心按照这两种不同的方式适配数据变化模型并给出预测，P1根据平均值的变化情况预测下一个数据来时可能的值，并将匹配到的平均值变化模型和相应参数作为输出发送到数据总线B2上；同样的，P2按照频域变化模型匹配数据变化模型，做出预测，并将模型和参数也发送到数据总线B2上。P3从B2数据总线上获取这些匹配结果，作为输入再次寻找这些模型和参数的变化规律，进一步匹配模型，并将匹配结果从输出端口输出。经过这一过程，数据就得到了分层分析和模型匹配，数据每经过一次匹配，由于输出的是变化规律模型，所以数据量得到大幅度减少，也就能够进行更复杂，更高层次的规律匹配。层数越多，匹配的模型就可以更为复杂，得到的认知结果就更接近真实，而数据量则得到大幅度缩减。

然而这种连接关系可以很容易的通过控制模块重新配置修改，动态的修改连接关系可以更为灵活的配置资源。

一种相对复杂的实现方法可以在图6所示芯片中显示。其中，总线控制核心数量和数据处理核心数量都增加为4，构造方式与前述内容类似，因而，输入层总线为B4，输出层总线为B1，而隐藏层总线为B2、B3两个。

最初数据输入芯片时，由于芯片并不知道传感器数据的变化规律，控制模块配置连接关系，将全部的数据处理核心配置到输入层总线B4和隐藏层B3之间，并自动分化为各不相同的功能同时对数据进行模型匹配，此时连接关系图如图7所示。

经过一段时间的匹配调整，总线控制核心B3发现P2和P4已经能够对数据进行比较好的模型匹配，但认知结果仍然会变化，于是通知控制模块将P1和P3从这两个数据总线之间拆除，配置到输出层总线B1和隐藏层B3之间，如图8。P1和P3功能分化，采用不同的方式对P2和P4匹配的认知结果变化规律进行模型匹配。

经过一段时间的匹配调整，总线控制核心B1发现P1就可以完成这一层的模型匹配，通知控制模块将P3拆除，作为备用资源闲置。如图9所示。

后因实际情况变化，数据的变化规律发生改变，增加了新的因素，此时B1总线控制核心发现最终的认知结果并不准确，通知控制模块将P3配置到隐藏层总线B2和输出层总线B1之间，并将P1的输出连接到隐藏层总线B2上，这一变化增加了一层处理，能够支持更为复杂的数据变化模型，如图10所示，经过一段时间的匹配调整，获得最优的认知结果。

在这一实施例中，所述芯片多核心阵列中数据总线和数据处理核心的连接结构能够实现动态地调整，从而实现数据处理核心的自主的功能分化；进一步提升了芯片对变化的数据完成认知功能的灵活性。。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims

1.一种多核心传感器数据处理芯片，其特征在于，所述芯片包括多核心阵列区，其中：

所述多核心阵列区包括M个总线控制核心、N个数据处理核心、和M条总线；所有总线控制核心和数据处理核心通过总线相连，每条总线将一个总线控制核心与N个数据处理核心相连；针对每个数据处理核心，通过不同总线实现该数据处理核心与不同的总线控制核心相连；针对每个数据处理核心每个总线配设一个输出端和一个输出端，供对应数据处理核心连接。

2.根据权利要求1所述的多核心传感器数据处理芯片，其特征在于：所述M为大于2的整数，N为大于1的整数。

3.根据权利要求1所述的多核心传感器数据处理芯片，其特征在于：每个所述数据处理核心具有至少一个输出接口和至少一个输入接口，所述数据处理核心通过所述输出接口或输入接口与所述总线进行数据信息传输。

4.根据权利要求3所述的多核心传感器数据处理芯片，其特征在于：所述数据处理核心的所述输出接口或输入接口分别通过一个输出选择器或一个输入选择器与所述不同总线的输出端或输入端相连；所述数据处理核心通过输出选择器选择与其中一总线连接，进行信息转发输出，或所述数据处理核心通过输入选择器选择与其中一总线连接，接收总线信息。

5.根据权利要求1所述的多核心传感器数据处理芯片，其特征在于：所述数据处理核心包括总线控制逻辑及相应的数据缓冲、非易失存储和模型匹配逻辑。

6.根据权利要求1所述的多核心传感器数据处理芯片，其特征在于：所述总线控制核心包括ARM控制器、易失动态数据存储、非易失代码存储、数据缓冲和总线控制逻辑。

7.根据权利要求1所述的多核心传感器数据处理芯片，其特征在于：所述芯片还包括输入模块及芯片输入引脚，所述输入模块具有至少一个输入接口和至少一个输出接口，所述输入模块的输入接口连接所述芯片输入引脚，所述输入模块的输出接口连接M条总线中的至少一条，称为输入层总线。

8.根据权利要求1所述的多核心传感器数据处理芯片，其特征在于：所述芯片还包括输出模块及芯片输出引脚，所述输出模块具有至少一个输入接口和至少一个输出接口，所述输出模块的输出接口连接所述芯片输出引脚，所述输出模块的输入接口连接M条总线中的至少一条，称为输出层总线。

9.根据权利要求1、7或8所述的多核心传感器数据处理芯片，其特征在于：所述芯片还包括控制模块及控制引脚，所述控制模块连接所述数据处理核心、总线控制核心、输入模块及输出模块，根据总线的输出信息产生相应的控制信号输出至所述数据处理核心、总线控制核心、输入模块或输出模块。