CN207611382U - 基于cpci总线的双机通讯冗余装置 - Google Patents

Abstract

本实用新型的基于CPCI总线的双机通讯冗余装置，能提高主机、处理机运行的稳定行、可靠性和冗余的快速切换。主控机、处理机通过CPCI总线将相应的地址/数据总线和控制总线接入型号为PCI9054的PCI桥接芯片，将PCI总线数据的传输逻辑简化为本地逻辑控制，之后进入FPGA本地逻辑阵列进行FPGA的编程，进入双端口RAM进行数据共享、交互，提高主控机、处理机信息交互的时效性；主控机写主机FPGA本地逻辑阵列中的选择控制信号，通过控制电路将选择控制信号经非门反相、电压跟随器缓冲、运算放大器U3为核心的迟滞比较器，进行电平幅度补偿，消除干扰后输出确定的值送入双端口RAM，确保处理机（台位）不会频繁的切换，提高了可靠性。

Description

基于CPCI总线的双机通讯冗余装置

技术领域

本实用新型涉及双机通讯技术领域，特别是基于CPCI总线的双机通讯冗余装置。

背景技术

近些年来，随着军事国防技术的发展，在国防领域以及工业应用领域中对计算机系统的可靠性和实时性提出了越来越高的要求，一些关键的高性能复杂应用中，需要能够保证系统长时间稳定/无误差工作，任何微小的故障都会引起不可估量的损失。

虽然可以采用高可靠行的部件来提高系统的稳定性，但是仍然不能达到要求，通过使用冗余备份技术是目前解决这一问题的有效途径，冗余设计是依赖于自动的双机诊断和切换，在以往的设计中采用的基于软件和网络的方式实现双机诊断和切换，可靠性和实时性往往满足不了实际应用的需求。

因此本实用新型提供一种的新的方案来解决此问题。

实用新型内容

针对现有技术存在的不足，本实用新型目的是提供基于CPCI总线的双机通讯冗余装置，能提高主机、处理机运行的稳定行、可靠性和冗余的快速切换。

为了实现上述目的，本实用新型是通过如下的技术方案来实现：包括主控机、主控机CPCI总线、主控机PCI桥芯片、主机FPGA本地逻辑阵列、双端口RAM、处理机FPGA本地逻辑阵列、处理机（A）PCI桥芯片、处理机（A）CPCI总线、处理机（B）PCI桥芯片、处理机（B）CPCI总线、处理机（A）、处理机（B），其特征在于，主控机通过主控机CPCI总线，将相应的地址/数据总线和控制总线接入主控机PCI桥接芯片，之后进入主机FPGA本地逻辑阵列进行FPGA的编程，通过双端口RAM与处理机（A）、处理机（A）CPCI总线、处理机（A）PCI桥芯片和处理机（B）、处理机（B）CPCI总线、处理机（B）PCI桥芯片经处理机FPGA本地逻辑阵列的编程进行交互；

主控机在一定时间内，未能通过双端口RAM读取到处理机（A）的心跳报文，主控机则写主机FPGA本地逻辑阵列中的选择控制信号，通过控制电路处理后，处理机FPGA本地逻辑阵列通过双端口RAM接收选择控制信号，将总线切换至处理机（B），实现台位的快速切换。

优选的，所述双端口RAM，采用乒乓操作的终端方式，循环敌进行数据传送,主控机的WD和RD分别控制一片RAM，每一片RAM单向传输数据。

优选的，所述控制电路包括非门U1，非门U1的输入端连接主机FPGA本地逻辑阵列中的选择控制信号，非门U1的输出端连接运算放大器U2的反相输入端，运算放大器U2的同相输入端分别连接运算放大器U2的输出端、电阻R1的一端，运算放大器U2的电源端连接电源+5V，运算放大器U2的地端连接地，电阻R1的另一端连接运算放大器U3的反相输入端，运算放大器U3的同相输入端分别连接电阻R2的一端、电位器RP1的左端和可调端，电位器RP1的右端分别连接电阻R3的一端、二极管D1的负极，电阻R3的另一端分别连接二极管D1的正极、运算放大器U3的输出端、电阻R4的一端、双端口RAM。

本实用新型构思巧妙，主控机、处理机通过CPCI总线将相应的地址/数据总线和控制总线接入型号为PCI9054的PCI桥接芯片，将PCI总线数据的传输逻辑简化为本地逻辑控制，之后进入FPGA本地逻辑阵列进行FPGA的编程，进入双端口RAM进行数据共享、交互，提高主控机、处理机信息交互的时效性；

主控机写主机FPGA本地逻辑阵列中的选择控制信号，通过控制电路将选择控制信号经非门反相、电压跟随器缓冲、运算放大器U3为核心的迟滞比较器，进行电平幅度补偿，消除干扰后输出确定的值送入双端口RAM，确保处理机（台位）不会频繁的切换，提高了稳定行、可靠性。

附图说明

图1是本实用新型的硬件组成框图。

图2为本实用新型的双端口RAM乒乓操作流程图。

图3为本实用新型控制电路连接原理图。

具体实施方式

为有关本实用新型的前述及其他技术内容、特点与功效，在以下配合参考附图1至图3对实施例的详细说明中，将可清楚的呈现。以下实施例中所提到的结构内容，均是以说明书附图为参考。

下面将参照附图描述本实用新型的各示例性的实施例。

实施例一，基于CPCI总线的双机通讯冗余装置，包括主控机、主控机CPCI总线、主控机PCI桥芯片、主机FPGA本地逻辑阵列、双端口RAM、处理机FPGA本地逻辑阵列、处理机（A）PCI桥芯片、处理机（A）CPCI总线、处理机（B）PCI桥芯片、处理机（B）CPCI总线、处理机（A）、处理机（B），主控机通过主控机CPCI总线（CPCI总线具有即插即用/中断共享/告诉传输等优点）将相应的地址/数据总线和控制总线接入型号为PCI9054的主控机PCI桥接芯片， PCI桥接芯片工作方式采用CPU主动/本地从动的直接从模式，工作方式采用数据/地址总线独立控制的C模式，将复杂的PCI总线数据的传输逻辑简化为本地逻辑控制，所有的接口设计实现工作可以转为FPGA的编程，之后进入主机FPGA本地逻辑阵列进行FPGA的编程，通过双端口RAM与处理机（A）、处理机（A）CPCI总线、处理机（A）PCI桥芯片和处理机（B）、处理机（B）CPCI总线、处理机（B）PCI桥芯片经处理机FPGA本地逻辑阵列的编程进行交互(主控计算机和双冗余数据处理计算机交互)；主控机在一定时间内，未能通过双端口RAM读取到处理机（A）的心跳报文，主控机则写主机FPGA本地逻辑阵列中的选择控制信号，通过控制电路将选择控制信号经非门反相、电压跟随器缓冲、运算放大器U3为核心的迟滞比较器消除干扰后，送入双端口RAM，处理机FPGA本地逻辑阵列通过双端口RAM接收选择控制信号，将总线切换至冗余配置的处理机（B）介入并承担处理机（A）的工作, 实现台位的快速可靠的切换，由此减少系统的故障时间。

实施例二，在实施例一的基础上，所述双端口RAM用于数据共享，一个存储器配备两套独立的地址、数据和控制线，允许两个独立的CPU或控制器同时异步方位存储单元，为了实现高效全双工通信，设计中采用两片双端口RAM，采用乒乓操作的中断方式，循环地进行数据传送，主控机的WD和RD分别控制一片RAM，每一片RAM单向传输数据，为了保证数据的可靠性，双端口RAM的BUSY管脚端必须接上拉电阻，乒乓交互方式保证双机不会在同一时间对相同地址空间进行操作，不需要判断BUSY 信号状态，双机无须去循环查询对方的状态，只有在中断发生时执行相应的中断相应程序即可。

实施例三，在实施例一的基础上，所述控制电路将主机FPGA本地逻辑阵列中的选择控制信号经非门反相、电压跟随器缓冲、运算放大器U3为核心的迟滞比较器消除干扰后送入双端口RAM，实现台位快速可靠的切换，包括非门U1，非门U1的输入端连接主机FPGA本地逻辑阵列中的选择控制信号，非门U1的输出端连接运算放大器U2的反相输入端，由于运算放大器U2的同相输入端分别连接运算放大器U2的输出端，运算放大器U2为电压跟随器，输出信号经电阻R1进入电阻R2、R3、电位器RP1、二极管D4和运算放大器U3组成的迟滞比较器，选择控制信号变化微小时进行电平幅度补偿，输出确定的值，确保台位不会频繁的切换，最后经上拉电阻R4传送到双端口RAM的片选端。

本实用新型在进行使用的时候，正常工作时，主控机通过主控机CPCI总线将相应的地址/数据总线和控制总线接入型号为PCI9054的主控机PCI桥接芯片，PCI桥接芯片工作方式采用CPU主动/本地从动的直接从模式，工作方式采用数据/地址总线独立控制的C模式，将复杂的PCI总线数据的传输逻辑简化为本地逻辑控制，所有的接口设计实现工作可以转为FPGA的编程，之后进入主机FPGA本地逻辑阵列进行FPGA的编程，通过双端口RAM接收处理机（A）定时发送的心跳报文（处理机（A）通过处理机（A）CPCI总线相应的地址/数据总线和控制总线接入处理机（A）PCI桥芯片，之后进入处理机（A）FPGA本地逻辑阵列进行FPGA的编程，发送心跳报文到双端口RAM），以此进行交互，主控机在一定时间内，未能通过双端口RAM读取到处理机（A）的心跳报文，主控机则写主机FPGA本地逻辑阵列中的选择控制信号，通过控制电路将选择控制信号经非门反相、电压跟随器缓冲、运算放大器U3为核心的迟滞比较器消除干扰后，送入双端口RAM，处理机FPGA本地逻辑阵列通过双端口RAM接收选择控制信号，将总线切换至冗余配置的处理机（B）介入并承担处理机（A）的工作, 由此减少系统的故障时间实现处理机（台位）的快速可靠的切换。

Claims (3)

1.基于CPCI总线的双机通讯冗余装置，包括主控机、主控机CPCI总线、主控机PCI桥芯片、主机FPGA本地逻辑阵列、双端口RAM、处理机FPGA本地逻辑阵列、处理机（A）PCI桥芯片、处理机（A）CPCI总线、处理机（B）PCI桥芯片、处理机（B）CPCI总线、处理机（A）、处理机（B），其特征在于，主控机通过主控机CPCI总线，将相应的地址/数据总线和控制总线接入主控机PCI桥接芯片，之后进入主机FPGA本地逻辑阵列进行FPGA的编程，通过双端口RAM与处理机（A）、处理机（A）CPCI总线、处理机（A）PCI桥芯片和处理机（B）、处理机（B）CPCI总线、处理机（B）PCI桥芯片经处理机FPGA本地逻辑阵列的编程进行交互；

主控机在一定时间内，未能通过双端口RAM读取到处理机（A）的心跳报文，主控机则写主机FPGA本地逻辑阵列中的选择控制信号，通过控制电路处理后，处理机FPGA本地逻辑阵列通过双端口RAM接收选择控制信号，将总线切换至处理机（B），实现处理机台位的快速切换；

所述控制电路包括非门U1，非门U1的输入端连接主机FPGA本地逻辑阵列中的选择控制信号，非门U1的输出端连接运算放大器U2的反相输入端，运算放大器U2的同相输入端分别连接运算放大器U2的输出端、电阻R1的一端，运算放大器U2的电源端连接电源+5V，运算放大器U2的地端连接地，电阻R1的另一端连接运算放大器U3的反相输入端，运算放大器U3的同相输入端分别连接电阻R2的一端、电位器RP1的左端和可调端，电位器RP1的右端分别连接电阻R3的一端、二极管D1的负极，电阻R3的另一端分别连接二极管D1的正极、运算放大器U3的输出端、电阻R4的一端、双端口RAM。

2.根据权利要求 1所述的基于CPCI总线的双机通讯冗余装置，其特征在于，所述双端口RAM，采用乒乓操作的终端方式，循环地进行数据传送,主控机的WD和RD分别控制一片RAM，每一片RAM单向传输数据。

3.根据权利要求 1所述的基于CPCI总线的双机通讯冗余装置，其特征在于，所述主控机PCI桥芯片的型号为PCI9054。