CN207369180U - 全局快门成像像素和包括成像像素阵列的图像传感器 - Google Patents

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Abstract

本实用新型涉及全局快门成像像素和包括成像像素阵列的图像传感器。本实用新型提供了一种全局快门成像像素，所述全局快门成像像素可具有单个源极跟随器晶体管。所述源极跟随器晶体管可耦接到浮动扩散区和电荷存储区。为了在不于每个像素中包括第二源极跟随器晶体管的情况下从所述电荷存储区读出样本，可将所述样本转移到相邻像素的浮动扩散区。另选地，晶体管可被配置成将电荷从所述电荷存储区转移到所述相同像素的所述浮动扩散区，从而重复使用单个源极跟随器晶体管。这些类型的像素可用于相关双采样，其中重置电荷电平和积聚电荷电平两者都被采样。这些像素还可在全局快门模式下操作，在所述全局快门模式下，图像由每个像素同时捕获。

Description

全局快门成像像素和包括成像像素阵列的图像传感器
技术领域
本实用新型整体涉及成像系统，并且更具体地，涉及具有全局快门功能的互补金属氧化物半导体(CMOS)图像传感器。
背景技术
现代电子设备(诸如蜂窝电话、相机和计算机)通常使用数字图像传感器。成像传感器(有时称为成像器)可由二维图像感测像素阵列形成。每个像素包括光敏层，所述光敏层接收入射光子(光)并将光子转变为电信号。有时，图像传感器被设计为使用联合图像专家组(JPEG)格式将图像提供给电子设备。
图像传感器可使用全局快门方案或卷帘快门方案进行操作。在全局快门中，图像传感器中的每个像素均可同时捕获图像，而在卷帘快门中，每行像素可依次捕获图像。为了实施全局快门，图像传感器可包括耦接到每个像素中的浮动扩散区的一个或多个电荷存储区。有时使用两个源极跟随器晶体管来在常规成像像素中实施全局快门功能。然而，在每个成像像素中包括两个源极跟随器晶体管可能占用大量像素面积。
因此希望为图像传感器提供改善的全局快门像素。
实用新型内容
本实用新型的一个目的在于提供改进的全局快门成像像素。
本实用新型的另一个目的在于提供改进的包括成像像素阵列的图像传感器。
根据本实用新型的一个方面，提供一种全局快门成像像素，所述全局快门成像像素包括：光电二极管；浮动扩散区；被配置成将电荷从所述光电二极管转移到所述浮动扩散区的转移晶体管；耦接到所述浮动扩散区的源极跟随器晶体管；耦接到所述源极跟随器晶体管的电荷存储区；和第一晶体管，其中所述第一晶体管被配置成将电荷从所述电荷存储区转移到所述浮动扩散区。
在一个实施例中，所述全局快门成像像素还包括第二晶体管，其中所述第二晶体管耦接在所述源极跟随器晶体管与所述电荷存储区之间。
在一个实施例中，所述全局快门成像像素还包括第三晶体管，其中所述第三晶体管耦接在所述源极跟随器晶体管与列线之间。
在一个实施例中，所述全局快门成像像素还包括重置晶体管，其中所述重置晶体管耦接在所述浮动扩散区与偏压供电线路之间。
在一个实施例中，所述电荷存储区包括第一存储电容器和第二存储电容器以及第四晶体管，所述第四晶体管耦接在所述第一存储电容器与所述第二存储电容器之间。
在一个实施例中，所述电荷存储区包括耦接到第一节点的第一存储电容器和第二存储电容器，其中所述第一节点耦接到所述第二晶体管，其中所述第二存储电容器耦接在所述第一节点与第二节点之间，其中所述第二节点耦接到所述第一晶体管和校准晶体管，并且其中所述校准晶体管将所述第二节点耦接到附加偏压供电线路。
在一个实施例中，所述电荷存储区包括从由存储电容器、存储二极管和存储栅极组成的组选择的至少一个部件。
根据本实用新型的另一个方面，提供一种包括成像像素阵列的图像传感器，其中所述成像像素阵列中的每个成像像素包括：光电二极管；耦接到所述光电二极管的浮动扩散区；耦接到所述浮动扩散区的源极跟随器晶体管；耦接到所述源极跟随器晶体管的电荷存储区；和第一晶体管，其中所述第一晶体管被配置成将电荷从所述成像像素的所述电荷存储区转移到相邻成像像素的所述浮动扩散区。
在一个实施例中，所述成像像素阵列中的每个成像像素进一步包括第二晶体管，其中所述第二晶体管耦接在所述源极跟随器晶体管与所述电荷存储区之间。
在一个实施例中，所述成像像素阵列中的每个成像像素进一步包括：第三晶体管，其中所述第三晶体管耦接在所述光电二极管与所述浮动扩散区之间；第四晶体管，其中所述第四晶体管耦接在所述浮动扩散区与偏压供电线路之间；第五晶体管，其中所述第五晶体管耦接在所述电荷存储区与列线之间；和第六晶体管，其中所述第六晶体管耦接在所述光电二极管与附加偏压供电线路之间。
附图说明
图1为可包括根据本实用新型实施方案的图像传感器的例示性电子设备的示意图。
图2为根据本实用新型实施方案的例示性像素阵列和相关读出电路的示意图，所述读出电路用于从像素阵列读出图像信号。
图3为根据本实用新型实施方案的使用来自相邻像素的源极跟随器晶体管的例示性全局快门成像像素的示意图。
图4为根据本实用新型实施方案的用于操作图3所示类型的全局快门成像像素的例示性步骤的示意图。
图5为根据本实用新型实施方案的使用来自相邻像素的源极跟随器晶体管的例示性快门成像像素的示意图。
图6为根据本实用新型实施方案的重复使用源极跟随器晶体管的例示性全局快门成像像素的示意图。
图7为根据本实用新型实施方案的用于操作图6所示类型的全局快门成像像素的例示性步骤的示意图。
图8为根据本实用新型实施方案的重复使用源极跟随器晶体管的例示性全局快门成像像素的示意图。
具体实施方式
本实用新型的实施方案涉及具有全局快门像素的图像传感器。图1中示出了可包括具有全局快门像素的图像传感器的例示性电子设备。电子设备10可以是数字照相机、计算机、蜂窝电话、医疗设备或其他电子设备。相机模块12(有时称为成像设备)可包括图像传感器16和一个或多个透镜14。在操作期间，透镜14将光聚焦到图像传感器16上。图像传感器16包括将光转换成数字数据的光敏元件(如，像素)。图像传感器可具有任何数量(如，数百、数千、数百万或更多)的像素。典型的图像传感器可(例如)具有数百万的像素(如，数兆像素)。例如，图像传感器16可包括偏置电路(例如，源极跟随器负载电路)、采样保持电路、相关双采样(CDS)电路、放大器电路、模拟-数字(ADC)转换器电路、数据输出电路、存储器(例如，缓冲电路)、寻址电路等。
可将来自图像传感器16的静态图像数据和视频图像数据提供给处理电路18。处理电路18可用于执行图像处理功能，诸如自动聚焦功能、深度感测、数据格式化、调节白平衡和曝光、实现视频图像稳定、脸部检测等。
处理电路18也可用于根据需要压缩原始相机图像文件(例如，压缩成联合图像专家组格式或简称JPEG格式)。在典型布置(有时称为片上系统(SOC)布置)中，图像传感器16和处理电路18在共用集成电路上实现。使用单个集成电路来实现图像传感器16和处理电路18可有助于降低成本。然而，这仅为例示性的。如果需要，图像传感器16和处理电路18可使用单独的集成电路来实现。如有需要，图像传感器16和处理电路18可使用叠层芯片布置来实现。处理电路18可包括微处理器、微控制器、数字信号处理器、专用集成电路或其他处理电路。
如图2所示，图像传感器16可包括包含被布置成行和列的图像传感器像素22(有时在本文称为图像像素或像素)的像素阵列20以及控制和处理电路24(其可包括例如图像信号处理电路)。阵列20可包含例如几百或几千行和列图像传感器像素22。控制电路24可耦接到行控制电路26和图像读出电路28(有时称为列控制电路、读出电路、处理电路或列解码器电路)。
行控制电路26可从控制电路24接收行地址，并且通过行控制路径30将对应的行控制信号，诸如重置控制信号、行选择控制信号、电荷转移控制信号、双转换增益控制信号和读出控制信号提供给像素22。可将一根或多根导线(例如，列线32)耦接到阵列20中的像素22的每一列。列线32可用于从像素22读出图像信号以及用于将偏置信号(例如，偏置电流或偏置电压)提供给像素22。如果需要，在像素读出操作期间，可使用行控制电路26选择阵列20中的像素行，并且可沿着列线32读出由该像素行中的图像像素22生成的图像信号。
图像读出电路28可通过列线32接收图像信号(例如，由像素22生成的模拟像素值)。图像读出电路28可包括用于对从阵列20读出的图像信号进行采样和暂时存储的采样保持电路、放大器电路、模拟-数字转换(ADC)电路、偏置电路、列存储器、用于选择性启用或禁用列电路的闩锁电路，或者耦接到阵列20中的一个或多个像素列用于操作像素22以及用于从像素22读出图像信号的其他电路。读出电路28中的ADC电路可将从阵列20接收的模拟像素值转换成对应的数字像素值(有时称为数字图像数据或数字像素数据)。图像读出电路28可针对一个或多个像素列中的像素通过路径25将数字像素数据提供给控制和处理电路24和/或处理器18(图1)。
尽管图2将传感器16示出为具有多个像素行和像素列(即，2D传感器)，但如有需要，传感器16可为1D传感器。例如，传感器16可包括单个像素列(有时称为线传感器)。
图3示出了例示性全局快门图像像素22的像素电路。图3中示出了三个成像像素(22-1、22-2和22-3)。如图所示，像素22-1可包括光电二极管34。入射光可由光电二极管34(PD)收集，并且光电二极管34可将光转换成电荷。光电二极管34可为例如n型或p型掺杂半导体区。当p型光电二极管可将碰撞光子转化为孔时，n型光电二极管可将碰撞光子转化为电子。像素22还可包括诸如抗光晕晶体管36(AB)和转移晶体管38(TX)的部件。可使抗光晕晶体管36生效以将光电二极管34电连接到偏压供电线路40。使抗光晕晶体管36生效可在电荷积聚周期开始之前清除光电二极管34的多余电荷。在电荷积聚周期结束后，可使转移晶体管38生效以将电荷从光电二极管34转移到浮动扩散区42(FD)。例如，浮动扩散区42可以是掺杂半导体区(例如，通过离子注入、杂质扩散或其他掺杂工艺掺杂的硅衬底中的区域)。浮动扩散区42可通过重置晶体管46耦接到偏压供电线路44。当重置晶体管46生效后，浮动扩散区42可耦接到偏压供电线路44，并且浮动扩散区42处的电荷电平将被重置为基线电平。
浮动扩散区42可耦接到源极跟随器晶体管48。源极跟随器晶体管48可耦接到偏压供电线路50和采样晶体管52。当需要对浮动扩散区42上的电荷电平采样时，可使采样晶体管52(SAMP)生效。当采样晶体管52生效时，可将电荷转移到电荷存储区53。在一些情况下，可通过使选择晶体管56(SEL)生效来将电荷存储区53中的电荷转移到列线58。另选地，可使转移晶体管60(TR)生效以将电荷从电荷存储区53转移到像素22-2的浮动扩散区。然后可使用像素22-2的像素电路(即，像素22-2中的源极跟随器64)最终采样并读出电荷。可使用任何所需部件形成电荷存储区53。在图3中，电荷存储区53包括存储电容器54。然而，该示例仅为例示性的。如有需要，电荷存储区53可包括一个或多个存储二极管、存储栅极、存储电容器、或用于存储电荷的任何其它所需部件。
像素22-1、22-2和22-3可定位在像素阵列20的相同列中。每个像素可形成在像素阵列20的不同行中。例如，像素22-1可形成在像素阵列20的第一行中，像素22-2可形成在像素阵列20的第二行中，并且像素22-3可形成在像素阵列20的第三行中。第一行、第二行和第三行可直接相邻。图3中所示的布置可使每个像素能够在全局快门模式下操作。例示性全局快门像素的操作结合图4进行了描述。
如图4所示，图3中所示的像素的操作可始于步骤102处的开始电荷积聚周期。可通过使抗光晕晶体管36生效以清除光电二极管的多余电荷来开始电荷积聚周期。在关闭抗光晕栅极之后，光电二极管可开始积聚电荷，从而开始电荷积聚周期。接下来，在终止电荷积聚周期之前，在步骤104处，可通过使重置晶体管46生效来重置浮动扩散区42。在步骤106处，可通过使采样晶体管52生效来对重置电荷电平采样。这可导致重置电荷电平存储在电荷存储区53中。在对重置电荷电平采样之后，在步骤108处，可通过使转移晶体管38生效来将光电二极管中积聚的电荷转移到浮动扩散区。从光电二极管转移电荷使电荷积聚周期终止并且导致积聚电荷电平存储在浮动扩散区上。
步骤102、104、106和108可全局地完成，这意味着阵列中的每个像素可同时完成这些步骤。这样，阵列中每个像素的电荷积聚时间将相同，并且图像传感器将在全局快门模式下操作。发生在步骤108之后的步骤可在逐行的基础上完成而不是全局地完成。在步骤108结束之后，阵列中的每个像素可具有存储在相应电荷存储区中的重置电荷电平以及存储在相应浮动扩散区中的积聚电荷电平。可使用轮流方案来进行电荷电平的读取，其中每行依次读出电荷电平。读出可始于阵列中的最后一行，并依次向上进行。下文将以例示性示例的方式说明给定像素(22-1)的读出顺序。
在步骤110处，可将重置电荷(其存储在电荷存储区53中)转移到相同列的下一行中的像素的浮动扩散区(即，像素22-2的浮动扩散区62)。可通过使转移晶体管60生效来将像素22-1的电荷存储区53中的重置电荷转移到像素22-2的浮动扩散区62。接下来，在步骤112处，可从浮动扩散区62对重置电荷电平采样。可通过使像素22-2的采样晶体管66(SAMP)和选择晶体管68(SEL)生效来对重置电荷电平采样。在步骤112完成之后，在步骤114处，可将积聚电荷电平从浮动扩散区42转移到电荷存储区53。可通过使采样晶体管52生效来将积聚电荷电平转移到电荷存储区53。然后在步骤116处，可通过使转移晶体管60生效来将积聚电荷电平从电荷存储区53转移到浮动扩散区62。最后，在步骤118处，可通过使采样晶体管66和选择晶体管68生效来从浮动扩散区62对积聚电荷电平采样。在步骤118之后，可通过使重置晶体管46生效来重置浮动扩散区42。
图3中所示并且结合图4描述的像素结构实现了每个像素具有仅一个源极跟随器晶体管的全局快门图像传感器。这可能通过以下方式实现：每个像素在操作期间使用来自另一个像素的源极跟随器晶体管(即，像素22-1使用像素22-2的浮动扩散区和源极跟随器晶体管，像素22-2使用像素22-3的浮动扩散区和源极跟随器晶体管，等等)。为了使这成为可能，图像传感器的最后一行中的像素需要能够从其“借出”源极跟随器晶体管的像素。因此，图像传感器可在阵列的最后一行之后设置有假像素行。最后一行像素可使用来自假像素行的源极跟随器晶体管从最后一行像素读出数据。在已读出来自最后一行像素的数据之后，倒数第二行像素可使用来自最后一行像素的源极跟随器晶体管从倒数第二行像素读出数据。这个模式可继续直到已从阵列读出所有数据。
在该示例中，阵列中的最后一行是指物理地定位在像素阵列的最底部处的行。然而，阵列中的最后一行可实际上被首先扫描。可以理解的是，如有需要，可将假像素行物理地定位在像素阵列的最顶部处，并且可首先扫描第一行像素(即，位于阵列顶部的与假像素相邻的行)。
如上文结合图3和图4所述，图3中像素22的结构可使重置电荷电平和积聚电荷电平两者都能够被采样持续给定积聚时间。这种采样技术有时可被称为相关双采样(CDS)。相关双采样用于校正成像像素中的噪声。如前所述，可对浮动扩散区处的电压进行采样以确定针对成像像素的入射光曝光量。理想地，浮动扩散区处的电压全部与入射光相关联。然而，事实并非如此，其中一些电压是由于噪声而存在。为了隔离来自入射光的电压，相关双采样将FD处的重置电压电平与FD处的积聚电压电平进行比较。重置电压电平是来自噪声的电压量，而积聚电压电平包括来自噪声和入射光的电压。可从积聚电压电平中减去重置电压电平，以隔离与入射光相关联的电压量。
图3中所示的像素电路仅例示性地示出使用来自其它像素的源极跟随器晶体管以实现全局快门操作的概念。可在仍使用该概念时对像素电路执行多种修改。图5中示出了另选实施方案。图5中的像素的结构类似于图3中的像素的结构。然而，在图3中，重置晶体管46直接耦接到浮动扩散区42。相比之下，在图5中，重置晶体管46耦接在列线58、选择晶体管56和转移晶体管60之间。像素22-1中的重置晶体管46可用于重置像素22-2中的浮动扩散区62。当使转移晶体管60和重置晶体管46生效且将偏置电压提供到列线58时，可将浮动扩散区62重置为偏置电压电平。类似地，为了从浮动扩散区42读出样本，可使采样晶体管52、选择晶体管56、和重置晶体管46全都生效。为了将电荷从电荷存储区53转移到浮动扩散区62，可在重置晶体管46保持关闭时，使选择晶体管56和转移晶体管60生效。
图5中的像素的操作可遵循图4中所述的步骤。然而，在步骤104处，可通过如先前所述使转移晶体管和重置晶体管(而不仅是重置晶体管)生效来重置浮动扩散区。在步骤110处，可通过使选择晶体管56和转移晶体管60生效来将重置电荷电平从电荷存储区53转移到浮动扩散区62。在步骤112处，可使采样晶体管66、选择晶体管68和重置晶体管70生效以对来自浮动扩散区62的重置电荷电平采样。在步骤116处，可使选择晶体管56和转移晶体管60生效以将积聚电荷电平从电荷存储区53转移到浮动扩散区62。在步骤118处，可使采样晶体管66、选择晶体管68和重置晶体管70生效以对来自浮动扩散区62的积聚电荷电平采样。在步骤118之后，可通过使相邻像素的转移晶体管和重置晶体管生效来重置浮动扩散区42。
图3至图5涉及如下的实施方案：在这些实施方案中，像素使用来自其它像素的源极跟随器晶体管以使每个像素能够具有仅一个源极跟随器晶体管并且仍在全局快门模式下操作。在图3至图5的示例中，每个像素使用来自相同列中的相邻像素的源极跟随器晶体管。然而，该示例仅为例示性的。如有需要，可将这个概念应用于不相邻像素。例如，像素可使用来自相同列但不相邻行中的像素的源极跟随器晶体管。此外，像素可使用来自不同列中的像素的源极跟随器晶体管。在一个示例中，像素可使用来自对角相邻者的源极跟随器晶体管。一般来讲，像素可使用来自阵列中任何其它像素的源极跟随器晶体管。
在其它实施方案中，像素可具有单个源极跟随器晶体管，并通过重复使用源极跟随器晶体管来在全局快门模式下操作。图6中示出了这种类型的布置。
如图6所示，像素22可包括光电二极管72。入射光可由光电二极管72(PD)收集，并且光电二极管72可将光转换成电荷。光电二极管72可为例如n型或p型掺杂半导体区。像素22还可包括诸如转移晶体管74(TX)的部件。在电荷积聚周期结束后，可使转移晶体管74生效以将电荷从光电二极管72转移到浮动扩散区78(FD)。例如，浮动扩散区78可以是掺杂半导体区(例如，通过离子注入、杂质扩散或其它掺杂工艺掺杂的硅衬底中的区域)。浮动扩散区78可通过重置晶体管76耦接到偏压供电线路82。当重置晶体管76生效时，浮动扩散区78可耦接到偏压供电线路82，并且浮动扩散区78处的电荷电平将被重置为基线电平。
浮动扩散区78可耦接到源极跟随器晶体管80。源极跟随器晶体管80可耦接到偏压供电线路84。源极跟随器晶体管80还可耦接到采样晶体管90和选择晶体管86。当需要对浮动扩散区78上的电荷电平采样时，可使采样晶体管90(SAMP)或选择晶体管86(SEL)生效。如果选择晶体管86生效，则浮动扩散区78上的电荷电平可被列线88采样和读出。如果选择晶体管90生效，则浮动扩散区78上的电荷电平可被转移到电荷存储区91。电荷存储区91可能够独立地存储至少两个不同的电荷电平。可在电荷存储区91中使用任何所需的部件。在图6的示例中，在电荷存储区91中包括第一存储电容器和第二存储电容器。转移晶体管92耦接在存储电容器94与存储电容器96之间。附加晶体管98耦接在电荷存储区91与浮动扩散区78之间。
在图6中的像素22的操作期间，光电二极管72可在积聚周期期间积聚电荷。在积聚周期结束前，可通过使重置晶体管76生效来重置浮动扩散区78。然后可通过使采样晶体管90和转移晶体管92生效来对重置电荷电平采样并将其存储在存储电容器96中。接下来，可使转移晶体管74生效以将电荷从光电二极管72转移到浮动扩散区78并且结束电荷积聚周期。然后可通过使采样晶体管90生效来对积聚电荷电平采样并将其存储在存储电容器94中。接下来，可依次读出电荷电平。首先，可使晶体管98和选择晶体管86生效以从存储电容器96读出重置电荷电平。接下来，可使转移晶体管92、晶体管98、和选择晶体管86生效以从存储电容器94读出积聚电荷电平。
图7中示出了一流程图，其示出用于操作图6中的像素22的例示性步骤。在步骤202处，可通过使转移晶体管74和重置晶体管76生效来重置光电二极管72和浮动扩散区78。应当指出的是，如有需要，像素22可包括与图3和图5所示那些类似的抗光晕晶体管。在步骤204处，可对重置电荷电平采样并将其存储在电荷存储区91中。为了对重置电荷电平采样，可使采样晶体管90和转移晶体管92生效以将重置电荷电平存储在电容器96中。在步骤206处，可通过使晶体管74生效来将积聚的电荷从光电二极管72转移到浮动扩散区78。然后在步骤208处，可对积聚电荷电平采样并将其存储在电荷存储区中。为了对积聚电荷电平采样，可使采样晶体管90生效以将积聚电荷电平存储在存储电容器94中。在步骤210处，可通过使重置晶体管76生效来重置浮动扩散区78。接下来，在步骤212处，可对重置电荷电平进行采样和读出。首先，可使读取晶体管98生效以将重置电荷电平从电容器96转移到浮动扩散区78。然后，可使选择晶体管86生效以读出列线88上的重置电荷电平。在步骤214处，可对积聚电荷电平进行采样和读出。首先，可使读取晶体管98和转移晶体管92生效以将积聚电荷电平从电容器94转移到浮动扩散区78。然后，可使选择晶体管86生效以读出列线88上的积聚电荷电平。
在图6中，电荷存储区91被示出为包括两个存储电容器。然而，该示例仅为例示性的，并且电荷存储区91可以任何所需布置包括任何所需部件。如有需要，电荷存储区91可包括一个或多个存储二极管、存储栅极、存储电容器、或用于存储电荷的任何其它所需部件。
图8示出了具有单个源极跟随器晶体管的示例性全局快门成像像素。图8中的像素22具有与图6中的像素22类似的结构。然而，图8具有用于电荷存储区91的另选布置。图8中的像素22可包括两个电荷存储电容器94和96。两个电荷存储电容器都可耦接到节点95。电荷存储电容器96还可耦接到节点97。节点97可耦接到读取晶体管98和校准晶体管99(CALIB)。校准晶体管99可耦接到偏压供电线路93。当晶体管99生效时，可将偏置电压施加到节点97。电荷存储电容器94和96可与校准晶体管99、采样晶体管90和读取晶体管98结合使用以对重置电荷电平和积聚电荷电平进行存储和采样。
图3、图5、图6和图8中所示的存储和采样方案仅为例示性的，并且可使用任何所需的电路来对像素中的电荷进行存储和采样。此外，如有需要，图3、图5、图6和图8中所示的像素可以叠层芯片布置来实现。可在像素内的任何所需点(例如，转移晶体管与浮动扩散区之间、源极跟随器晶体管与采样晶体管之间，等等)处拆分像素。
在本实用新型的各种实施方案中，全局快门成像像素可包括光电二极管、浮动扩散区、被配置成将电荷从光电二极管转移到浮动扩散区的转移晶体管、耦接到浮动扩散区的源极跟随器晶体管、耦接到源极跟随器晶体管的电荷存储区、以及第一晶体管。第一晶体管可被配置成将电荷从电荷存储区转移到浮动扩散区。
全局快门成像像素还可包括耦接在源极跟随器晶体管与电荷存储区之间的第二晶体管。全局快门成像像素还可包括耦接在源极跟随器晶体管与列线之间的第三晶体管。全局快门成像像素还可包括耦接在浮动扩散区与偏压供电线路之间的重置晶体管。电荷存储区可包括第一存储电容器、第二存储电容器、以及耦接在第一存储电容器与第二存储电容器之间的第四晶体管。电荷存储区可包括耦接到第一节点的第一存储电容器和第二存储电容器，第一节点可耦接到第二晶体管，第二存储电容器可耦接在第一节点与第二节点之间，第二节点可耦接到第一晶体管和校准晶体管，并且校准晶体管可将第二节点耦接到附加偏压供电线路。电荷存储区可包括选自：存储电容器、存储二极管和存储栅极的至少一个部件。
在各种实施方案中，图像传感器可包括成像像素阵列。成像像素阵列中的每个成像像素可包括光电二极管、耦接到光电二极管的浮动扩散区、耦接到浮动扩散区的源极跟随器晶体管、耦接到源极跟随器晶体管的电荷存储区、以及被配置成用于将电荷从成像像素的电荷存储区转移到相邻成像像素的浮动扩散区的第一晶体管。
每个成像像素可包括耦接在源极跟随器晶体管与电荷存储区之间的第二晶体管。每个成像像素可包括耦接在光电二极管与浮动扩散区之间的第三晶体管以及耦接在浮动扩散区与偏压供电线路之间的第四晶体管。每个成像像素可包括耦接在电荷存储区与列线之间的第五晶体管。每个成像像素可包括耦接在光电二极管与附加偏压供电线路之间的第六晶体管。
每个成像像素可包括耦接在光电二极管与浮动扩散区之间的第三晶体管以及耦接在电荷存储区与第一晶体管之间的第四晶体管。每个成像像素可包括耦接在第四晶体管与列线之间的第五晶体管。每个成像像素的第一晶体管可被配置成将电荷从成像像素的电荷存储区转移到相邻成像像素的浮动扩散区，该相邻成像像素与成像像素位于阵列的相同列中。每个成像像素的电荷存储区可包括选自：存储电容器、存储二极管和存储栅极的部件。
在各种实施方案中，一种操作包括光电二极管、浮动扩散区、源极跟随器晶体管、和电荷存储区的全局快门成像像素的方法可包括：用光电二极管响应于入射光产生电荷；将电荷从光电二极管转移到浮动扩散区，使得浮动扩散区具有积聚电荷电平；使用源极跟随器晶体管对积聚电荷电平采样，并将积聚电荷电平存储在电荷存储区中；将积聚电荷电平从电荷存储区转移到浮动扩散区；以及从浮动扩散区读出积聚电荷电平。
该方法还可包括：在将电荷从光电二极管转移到浮动扩散区之前，通过使重置晶体管生效来将浮动扩散区重置为重置电荷电平；在将浮动扩散区重置为重置电荷电平之后，使用源极跟随器晶体管对重置电荷电平采样，并将重置电荷电平存储在电荷存储区中；在将积聚电荷电平从电荷存储区转移到浮动扩散区之前，将重置电荷电平从电荷存储区转移到浮动扩散区；以及在将重置电荷电平从电荷存储区转移到浮动扩散区之后，从浮动扩散区读出重置电荷电平。对积聚电荷电平采样可包括使插置在源极跟随器晶体管与电荷存储区之间的晶体管生效。将积聚电荷电平从电荷存储区转移到浮动扩散区可包括使插置在电荷存储区与浮动扩散区之间的附加晶体管生效。
根据实施方案，全局快门成像像素可包括光电二极管、浮动扩散区、被配置成将电荷从光电二极管转移到浮动扩散区的转移晶体管、耦接到浮动扩散区的源极跟随器晶体管、耦接到源极跟随器晶体管的电荷存储区、以及第一晶体管。第一晶体管可被配置成用于将电荷从电荷存储区转移到浮动扩散区。
根据另一个实施方案，全局快门成像像素还可包括第二晶体管。第二晶体管可耦接在源极跟随器晶体管与电荷存储区之间。
根据另一个实施方案，全局快门成像像素还可包括第三晶体管。第三晶体管可耦接在源极跟随器晶体管与列线之间。
根据另一个实施方案，全局快门成像像素还可包括重置晶体管。重置晶体管可耦接在浮动扩散区与偏压供电线路之间。
根据另一个实施方案，电荷存储区可包括第一存储电容器和第二存储电容器以及第四晶体管。第四晶体管可耦接在第一存储电容器与第二存储电容器之间。
根据另一个实施方案，电荷存储区可包括耦接到第一节点的第一存储电容器和第二存储电容器，第一节点可耦接到第二晶体管，第二存储电容器可耦接在第一节点与第二节点之间，第二节点可耦接到第一晶体管和校准晶体管，并且校准晶体管可将第二节点耦接到附加偏压供电线路。
根据另一个实施方案，电荷存储区可包括选自：存储电容器、存储二极管和存储栅极的至少一个部件。
根据实施方案，图像传感器可包括成像像素阵列。成像像素阵列中的每个成像像素可包括光电二极管、耦接到光电二极管的浮动扩散区、耦接到浮动扩散区的源极跟随器晶体管、耦接到源极跟随器晶体管的电荷存储区、以及第一晶体管。第一晶体管可被配置成将电荷从成像像素的电荷存储区转移到相邻成像像素的浮动扩散区。
根据另一个实施方案，成像像素阵列中的每个成像像素还可包括第二晶体管。第二晶体管可耦接在源极跟随器晶体管与电荷存储区之间。
根据另一个实施方案，成像像素阵列中的每个成像像素还可包括第三晶体管和第四晶体管。第三晶体管可耦接在光电二极管与浮动扩散区之间，并且第四晶体管可耦接在浮动扩散区与偏压供电线路之间。
根据另一个实施方案，成像像素阵列中的每个成像像素还可包括第五晶体管。第五晶体管可耦接在电荷存储区与列线之间。
根据另一个实施方案，成像像素阵列中的每个成像像素还可包括第六晶体管。第六晶体管可耦接在光电二极管与附加偏压供电线路之间。
根据另一个实施方案，成像像素阵列中的每个成像像素还可包括第三晶体管和第四晶体管。第三晶体管可耦接在光电二极管与浮动扩散区之间，并且第四晶体管可耦接在电荷存储区与第一晶体管之间。
根据另一个实施方案，成像像素阵列中的每个成像像素还可包括第五晶体管。第五晶体管可耦接在第四晶体管与列线之间。
根据另一个实施方案，每个成像像素的第一晶体管可被配置成将电荷从成像像素的电荷存储区转移到相邻成像像素的浮动扩散区，该相邻成像像素与所述成像像素位于阵列的相同列中。每个成像像素的电荷存储区可包括选自：存储电容器、存储二极管和存储栅极的部件。
根据实施方案，一种操作包括光电二极管、浮动扩散区、源极跟随器晶体管、和电荷存储区的全局快门成像像素的方法可包括：用光电二极管响应于入射光产生电荷；将电荷从光电二极管转移到浮动扩散区，使得浮动扩散区具有积聚电荷电平；使用源极跟随器晶体管对积聚电荷电平采样，并将积聚电荷电平存储在电荷存储区中；将积聚电荷电平从电荷存储区转移到浮动扩散区；以及从浮动扩散区读出积聚电荷电平。
根据另一个实施方案，该方法还可包括：在将电荷从光电二极管转移到浮动扩散区之前，通过使重置晶体管生效来将浮动扩散区重置为重置电荷电平；在将浮动扩散区重置为重置电荷电平之后，使用源极跟随器晶体管对重置电荷电平采样，并将重置电荷电平存储在电荷存储区中；在将积聚电荷电平从电荷存储区转移到浮动扩散区之前，将重置电荷电平从电荷存储区转移到浮动扩散区；以及在将重置电荷电平从电荷存储区转移到浮动扩散区之后，从浮动扩散区读出重置电荷电平。
根据另一个实施方案，对积聚电荷电平采样可包括使插置在源极跟随器晶体管与电荷存储区之间的晶体管生效。
根据另一个实施方案，将积聚电荷电平从电荷存储区转移到浮动扩散区可包括使插置在电荷存储区与浮动扩散区之间的附加晶体管生效。
前述内容仅是对本实用新型原理的例示性说明，因此本领域技术人员可以进行各种修改。上述实施方案可单独地或以任意组合方式实施。

Claims (10)

1.一种全局快门成像像素，所述全局快门成像像素包括：
光电二极管；
浮动扩散区；
被配置成将电荷从所述光电二极管转移到所述浮动扩散区的转移晶体管；
耦接到所述浮动扩散区的源极跟随器晶体管；
耦接到所述源极跟随器晶体管的电荷存储区；和
第一晶体管，其中所述第一晶体管被配置成将电荷从所述电荷存储区转移到所述浮动扩散区。
2.根据权利要求1所述的全局快门成像像素，所述全局快门成像像素还包括：
第二晶体管，其中所述第二晶体管耦接在所述源极跟随器晶体管与所述电荷存储区之间。
3.根据权利要求2所述的全局快门成像像素，所述全局快门成像像素还包括：
第三晶体管，其中所述第三晶体管耦接在所述源极跟随器晶体管与列线之间。
4.根据权利要求3所述的全局快门成像像素，所述全局快门成像像素还包括：
重置晶体管，其中所述重置晶体管耦接在所述浮动扩散区与偏压供电线路之间。
5.根据权利要求4所述的全局快门成像像素，其中所述电荷存储区包括第一存储电容器和第二存储电容器以及第四晶体管，其中所述第四晶体管耦接在所述第一存储电容器与所述第二存储电容器之间。
6.根据权利要求4所述的全局快门成像像素，其中所述电荷存储区包括耦接到第一节点的第一存储电容器和第二存储电容器，其中所述第一节点耦接到所述第二晶体管，其中所述第二存储电容器耦接在所述第一节点与第二节点之间，其中所述第二节点耦接到所述第一晶体管和校准晶体管，并且其中所述校准晶体管将所述第二节点耦接到附加偏压供电线路。
7.根据权利要求4所述的全局快门成像像素，其中所述电荷存储区包括从由存储电容器、存储二极管和存储栅极组成的组选择的至少一个部件。
8.一种包括成像像素阵列的图像传感器，其中所述成像像素阵列中的每个成像像素包括：
光电二极管；
耦接到所述光电二极管的浮动扩散区；
耦接到所述浮动扩散区的源极跟随器晶体管；
耦接到所述源极跟随器晶体管的电荷存储区；和
第一晶体管，其中所述第一晶体管被配置成将电荷从所述成像像素的所述电荷存储区转移到相邻成像像素的所述浮动扩散区。
9.根据权利要求8所述的图像传感器，其中所述成像像素阵列中的每个成像像素进一步包括：
第二晶体管，其中所述第二晶体管耦接在所述源极跟随器晶体管与所述电荷存储区之间。
10.根据权利要求9所述的图像传感器，其中所述成像像素阵列中的每个成像像素进一步包括：
第三晶体管，其中所述第三晶体管耦接在所述光电二极管与所述浮动扩散区之间；
第四晶体管，其中所述第四晶体管耦接在所述浮动扩散区与偏压供电线路之间；
第五晶体管，其中所述第五晶体管耦接在所述电荷存储区与列线之间；和
第六晶体管，其中所述第六晶体管耦接在所述光电二极管与附加偏压供电线路之间。
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