CN207250508U - 一种低杂散电感衬底及其功率半导体模块 - Google Patents

Abstract

本实用新型公开了一种低杂散电感衬底及其功率半导体模块。所述衬底包括多个金属敷层及其上安装的多个功率半导体芯片，第一功率半导体芯片安装在第一金属敷层上；第二金属敷层布置于第一金属敷层旁，与第一金属敷层相邻，并与第一金属敷层上的第一功率半导体芯片相连；第三金属敷层布置于第一金属敷层旁，与第一金属敷层相邻，并与第一功率半导体芯片相连；第二功率半导体芯片安装在第三金属敷层上；第四金属敷层布置于第一金属敷层旁，与第三金属敷层相邻，并与第二功率半导体芯片相连。与现有技术相比，本实用新型提供的具有低杂散电感衬底的功率半导体模块的优势在于可减小功率回路的杂散电感，提高功率模块的功率密度和运行可靠性。

Description

一种低杂散电感衬底及其功率半导体模块

技术领域

本实用新型具体涉及一种衬底和功率半导体模块，具体是涉及了一种安装有多个功率半导体芯片的衬底和包括这样衬底和功率半导体芯片的功率半导体模块。

背景技术

对于工作在开关状态的功率半导体模块，关断时的电压尖峰(ΔV＝L×di/dt)取决于功率半导体元件关断时的电流变化率di/dt和换流回路的杂散电感L。在功率半导体模块关断时，半导体元件上的电压等于直流母线电压Vdc与电压尖峰ΔV之和，若该电压超过半导体元件的额定值，则会导致元件击穿和失效。而提高半导体元件的开关速度di/dt有利于减小模块的开关损耗。另一方面，在半导体元件最大电压一定的情况下，减小电压尖峰ΔV可帮助提高模块可允许的最大母线电压，从而提高功率模块的输出功率。因此，减小功率半导体模块的杂散电感对于提高模块的开关频率、减小开关损耗和提高模块的功率密度十分重要，需要在设计功率半导体模块时着重考虑。

功率半导体模块的杂散电感一般包括正负连接端子的杂散电感、模块衬底的杂散电感，以及它们之间的互感。为减小杂散电感，需要减小回路面积。对于正负连接端子，可通过(1)减小正负端子间距；(2)增加正负端子交叠面积；(3)正负端子焊盘和引脚交错布置的方式减小杂散电感。

对于组成半桥模块的衬底，其功率回路包括正、负和交流三个电势区，电势区由衬底表面的金属敷层和用于连接金属敷层的连接装置组成，连接装置可为绑定线、金属带等。正电势区与交流电势区、交流电势区与负电势区之间布置有功率半导体元件，并通过直接焊接或绑定线的方式与电势区连接。正、负和交流电势区布置有对外连接端子。功率模块关断时，造成电压尖峰的关断电流流经正极连接端子、正电势区、上桥臂功率元件、交流电势区、下桥臂功率元件、负电势区和负极连接端子。要减小衬底的杂散电感需要尽量减小上述回路的面积。

由于单个功率半导体芯片通流能力有限，大容量的功率半导体模块内部通常采用多芯片并联的方式组成上下桥臂。对于多芯片并联的模块，各芯片功率回路的杂散参数不均会导致开关瞬态过程中各芯片的电流变化率不一致，影响芯片瞬态特性和热分布，产生设计短板。因此，在设计低杂散电感衬底的过程中还应考虑并联芯片间的空间位置分布所带来的动态均流问题，使每块并联芯片的杂散电感尽量一致。

此外，功率半导体芯片是功率模块的主要热源，芯片过热会引发其通流能力的退化并增加模块的失效风险。对于紧密放置的功率半导体芯片，芯片间的传热行为随芯片间距的减小而增强，因此需要限制并联芯片放置的间距，防止芯片间的过强的热耦合影响模块性能。另外，对于采用强迫风冷和液冷的功率模块，由于冷却介质会被热源加热，必然会存在由于冷却介质流动导致的串热问题，具体表现为在同等散热条件下靠近出水口或出风口的功率半导体芯片温度高于入水口或进风口的功率半导体芯片。模块内最高温度的芯片限制了模块的输出功率，导致温度较低的芯片性能不能得到完全发挥。因此，在设计低杂散电感衬底时还应考虑芯片布置所带来的热耦合问题。

实用新型内容

考虑上述技术要点，本实用新型提供了一种低杂散电感衬底及其功率半导体模块，缩小了回路面积，缩小了并联芯片间杂散参数的差异，实现了电参数和热参数均衡的低杂散电感衬底。

本实用新型采用的技术方案是：

所述衬底包括多个金属敷层及其上安装的多个功率半导体芯片，具体包括：

第一金属敷层，第一功率半导体芯片安装在所述第一金属敷层上；

第二金属敷层，布置于第一金属敷层旁，在第二方向的反向上与第一金属敷层相邻，并且通过接合装置与第一金属敷层上的第一功率半导体芯片相连；

第三金属敷层，布置于第一金属敷层旁，在第二方向上与第一金属敷层相邻，并且通过接合装置与第一金属敷层上的第一功率半导体芯片相连；

第三金属敷层，第二功率半导体芯片安装在所述第三金属敷层上；第四金属敷层，布置于第一金属敷层旁，在第二方向上与第三金属敷层相邻，并且通过接合装置与位于第三金属敷层上的第二功率半导体芯片相连。

所述的第二方向和第一功率半导体芯片的安装布置方向一致。

所述第一金属敷层在第一方向和第一方向的反向上有突出于第三金属敷层和第四金属敷层的第一延伸结构，并且第一延伸结构突出于第三金属敷层和第四金属敷层的部分再沿第二方向向第三金属敷层和第四金属敷层延伸形成第二延伸结构，延伸长度至少使延伸部分超过第三金属敷层。

优选地，延伸结构突出于第三金属敷层和第四金属敷层的部分再第二方向向第二金属敷层延伸。

所述的第一方向和第一功率半导体芯片的安装布置方向相垂直。

所述功率半导体芯片均沿第一方向放置，且相邻两个第一功率半导体芯片之间或者相邻两个第二功率半导体芯片之间的间距范围为1～2.5mm，沿第一方向上第一金属敷层边缘与其最近的第一功率半导体芯片之间的间距大于零且小于芯片自身宽度，沿第一方向上第三金属敷层边缘与其最近的第二功率半导体芯片之间的间距大于零且小于芯片自身宽度。

所述衬底包含用于输入和输出功率电流的若干组功率触点，第一组功率触点位于第一金属敷层的第二延伸结构上，优选地在第二延伸结构的末端位置，第二组功率触点位于第二金属敷层上，第二组功率触点与第一组功率触点连线平行于第一方向，第三组功率触点位于第四金属敷层上。

所述接合装置为金属材质连接线或带状金属连接件。

所述接合装置为相连的整体装置或彼此独立地与功率半导体芯片顶部的功率电极相连。

本实用新型所述第一金属敷层与第二金属敷层间可布置辅助金属敷层，用于传输第一功率半导体芯片的控制信号。

本实用新型所述第三金属敷层与第四金属敷层间可布置辅助金属敷层，用于传输第二功率半导体芯片的控制信号。

本实用新型还保护包含所述衬底结构的一种功率半导体模块。

本实用新型的有益效果是：

本实用新型其通过减小换流回路中交流电势区的路径缩小回路面积，通过对称布置换流回路缩小并联芯片间杂散参数的差异。

同时本实用新型通过限制并列放置的芯片的间距并使上下桥臂芯片错开放置减小功率半导体芯片间的热耦合，以实现电参数和热参数均衡的低杂散电感衬底，从而帮助提高功率半导体模块的开关频率、减小开关损耗和提高模块的功率密度。

附图说明

图1为本实用新型功率半导体模块单个衬底的等效电路图。

图2为显示衬底换流回路的等效电路图。

图3为所述功率半导体模块单个衬底的上视图。

图4为显示衬底换流回路的示意图。

图5为所述功率半导体模块单个衬底的局部上视图。

图6为实施例下芯片间热耦合系数与芯片间距的关系曲线图。

图中：金属敷层10～13，功率半导体芯片21,22，接合装置31,32,33，功率触点41,42,43，方向51,52。

具体实施方式

下面结合附图和具体实施对本实用新型作进一步说明。

如图3和图4所示，本实用新型具体实施的衬底1包括多个金属敷层10～13及其上安装的多个功率半导体芯片21,22。

第一功率半导体芯片21通过其底部安装在第一金属敷层上10，第二功率半导体芯片22通过其底部安装在第三金属敷层12上，具体实施中在第一金属敷层10上布置有多个第一功率半导体芯片21，在第三金属敷层12上布置有多个第二功率半导体芯片22，多个第一功率半导体芯片21和第二功率半导体芯片22均沿平行于第一方向51呈直线排列布置。

第二金属敷层11布置于第一金属敷层10旁，在第二方向52的反向上与第一金属敷层10相邻，并且通过接合装置31与第一金属敷层10上的第一功率半导体芯片21顶部的功率电极相连。

第三金属敷层12布置于第一金属敷层10旁，在第二方向52上与第一金属敷层10相邻，并且通过接合装置32与第一金属敷层10上的第一功率半导体芯片21顶部的功率电极相连；

第四金属敷层13布置于第一金属敷层10旁，在第二方向52上与第三金属敷层12相邻，并且通过接合装置33与位于第三金属敷层12上的第二功率半导体芯片22顶部的功率电极相连。

第一金属敷层10在第一方向51和第一方向51的反向上有突出于第三金属敷层12和第四金属敷层13的第一延伸结构，延伸结构使第一金属敷层10在第一方向51和第一方向51的反向上突出于第三金属敷层12和第四金属敷层13，并且第一延伸结构突出于第三金属敷层12和第四金属敷层13的部分再沿第二方向52向第三金属敷层12和第四金属敷层13延伸形成第二延伸结构；并且，延伸结构突出于第三金属敷层12和第四金属敷层13的部分再第二方向52向第二金属敷层11延伸。

由图1所示，本实用新型等效为半桥拓扑结构，因此可将功率回路分为正、负和交流三个电势区，正电势区与交流电势区、交流电势区与负电势区之间布置有功率半导体元件，并通过直接焊接或连接装置与电势区连接。

正极电势区由第一金属敷层10组成。组成半桥上桥臂的第一功率半导体芯片21底部功率电极焊接在第一金属敷层10上。

交流电势区由第二金属敷层11、第三金属敷层12以及接合装置31和接合装置32组成。接合装置31用于连接第一功率半导体芯片21顶部功率电极与第二金属敷层11，接合装置32用于连接第一功率半导体芯片21顶部功率电极与第三金属敷层12。组成半桥下桥臂的第二功率半导体芯片22底部功率电极焊接在第三金属敷层12上。

负极电势区由第四金属敷层13和接合装置33组成，接合装置33用于连接第二功率半导体芯片22顶部功率电极与第四金属敷层13。

具体实施中，接合装置31、32、33可以为铝、铜或铝包铜材质的绑定线、连接带等。所述第一功率半导体芯片21、22可以为Si或SiC材料制造的二极管、金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极晶体管(IGBT)等，以及上述不同种类功率半导体芯片的组合。

正、负和交流电势区布置有对外连接端子，其中正极连接端子41布置于第一金属敷层11的延伸结构上，交流连接端子43布置于第二金属敷层11上，负极连接端子42布置于第四金属敷层13上。

为方便布置模块外部的输入输出接口，正极连接端子41和负极连接端子42位于衬底同一侧，交流连接端子43位于衬底另一侧。

如图5所示，对同一桥臂的芯片的间距61和不同桥臂间的芯片在第一方向51上的间距62进行限定，来保证芯片间热耦合和因冷却介质被加热导致的热耦合不至于过度影响模块性能。

图2显示了在功率半导体元件关断时关断电流在模块内部的路径，该回路依次经过正极连接端子41、正极电势区、上桥臂功率半导体芯片21、交流电势区、下桥臂功率半导体芯片22、负极电势区和负极连接端子42。正在关断的功率半导体元件上所产生的电压尖峰在模块内部正是与上述换流路径的杂散电感成正比，因此需要减小该回路的杂散电感，并保证并联芯片间电参数和热参数的均衡。

本实用新型具体实施还可在第一金属敷层10与第二金属敷层11间以及第三金属敷层12与第四金属敷层13间布置了辅助金属敷层。第一金属敷层10和第二金属敷层11之间以及第三金属敷层12和第四金属敷层13之间设有第二辅助金属敷层，沿第二方向上第一辅助金属敷层和第一金属敷层10或者第三金属敷层12之间设有与各个功率开关对应连接的第一辅助金属敷层，第一辅助金属敷层经无源元件连接到第二辅助金属敷层，第一辅助金属敷层与第二辅助金属敷层通过无源元件实现彼此的电连接。在第二金属敷层11边角和第一金属敷层10之间以及第三金属敷层12边角和第一金属敷层10之间设有第三辅助金属敷层，第二辅助金属敷层与第三辅助金属敷层之间通过第二、第三辅助连接装置电连接，每个功率开关的控制电极与其对应的第一辅助金属敷层通过第一辅助连接装置电连接。通过上述配置在不改变控制端子位置的前提下均衡每块芯片的驱动回路杂散参数，增加了公共部分杂散参数的占比，减小了因芯片空间位置分布导致的驱动回路杂散参数的差异。

本实用新型通过以下配置原理以实现了技术目标。

首先，为交流电势区配置两个金属敷层11、12，使其分别位于换流回路的内外两侧。分别使用接合装置31、32使其与上桥臂第一功率半导体芯片21连接，并将下桥臂功率半导体芯片布置在位于换流回路内侧的金属敷层12上，将与换流回路无关的交流连接端子43布置在外侧金属敷层11上。如图2所示，这样换流回路经过的路径依次为功率端子41、第一金属敷层10、功率半导体元件21、接合装置32、第三金属敷层12、功率半导体元件22、接合装置33、第四金属敷层13和负极连接端子42。上述换流回路配置减小了换流回路面积，从而减小整体杂散电感。

其次，为第一金属敷层10设置两个延伸结构，并将两个正极连接端子41设置在延伸结构的末端，使其位于负极连接端子42同一侧。因为延伸结构上流过的电流方向与其内侧流经第一金属敷层10、第三金属敷层12和第四金属敷层13的关断电流的方向相反，产生的磁场可相互抵消，进一步减小换流回路整体的杂散电感。同时，如图4的箭头6所示，两侧的沿第二方向52布置的延伸结构提供了两条对称的换流回路，对于沿第一方向51横向布置的功率半导体芯片，可帮助减小每个芯片由于空间位置分布导致的换流路径的差异，从而减小各芯片杂散电感的差异。

图4给出了衬底换流回路的示意图，其中展示了各金属敷层的相对位置，并展示了关断电流在不同金属敷层上的方向。

本实用新型实施对每块芯片换流回路的杂散电感和衬底整体杂散电感采用Ansys软件的Q3D软件包进行仿真，仿真结果如下表1所示，沿第一方向51，芯片编号由小变大。从结果可看出对于属于同一桥臂的芯片，其杂散电感差异不超过2nH，衬底整体杂散电感仅为3.2579nH。

表1

上表中，上桥臂芯片是指上桥臂第一功率半导体芯片21，下桥臂芯片是指下桥臂第二功率半导体芯片22。

图6给出了一个设计示例下芯片间热耦合系数与芯片间距的关系曲线，为保证芯片间热耦合不超过25％，本实用新型限定属于同一桥臂的芯片的间距61范围在1～2.5mm，且第一功率半导体芯片(21)与第二功率半导体芯片(22)边缘在第一方向(51)上相差大于零，小于芯片宽度。

由此可见，本实用新型能够减小功率回路的杂散电感，提高功率模块的功率密度和运行可靠性，具有其突出显著的技术效果。

Claims (8)

1.一种低杂散电感衬底，其特征在于：所述衬底(1)包括多个金属敷层(10～13)及其上安装的多个功率半导体芯片(21,22)，具体包括：

第一金属敷层(10)，第一功率半导体芯片(21)安装在所述第一金属敷层(10) 上；

第二金属敷层(11)，布置于第一金属敷层(10)旁，在第二方向(52)的反向上与第一金属敷层(10)相邻，并且通过接合装置(31)与第一金属敷层(10)上的第一功率半导体芯片(21)相连；

第三金属敷层(12)，布置于第一金属敷层(10)旁，在第二方向(52)上与第一金属敷层(10)相邻，并且通过接合装置(32)与第一金属敷层(10)上的第一功率半导体芯片(21)相连；

第三金属敷层(12)，第二功率半导体芯片(22)安装在所述第三金属敷层(12)上；第四金属敷层(13)，布置于第一金属敷层(10)旁，在第二方向(52)上与第三金属敷层(12)相邻，并且通过接合装置(33)与位于第三金属敷层(12)上的第二功率半导体芯片(22)相连。

2.根据权利要求1所述的一种低杂散电感衬底，其特征在于：所述的第二方向(52)和第一功率半导体芯片(21)的安装布置方向一致。

3.根据权利要求1所述的一种低杂散电感衬底，其特征在于：所述第一金属敷层(10)在第一方向(51)和第一方向(51)的反向上有突出于第三金属敷层(12)和第四金属敷层(13)的第一延伸结构，并且第一延伸结构突出于第三金属敷层(12)和第四金属敷层(13)的部分再沿第二方向(52)向第三金属敷层(12)和第四金属敷层(13)延伸形成第二延伸结构。

4.根据权利要求3所述的一种低杂散电感衬底，其特征在于：所述的第一方向(51)和第一功率半导体芯片(21)的安装布置方向相垂直。

5.根据权利要求1所述的一种低杂散电感衬底，其特征在于：相邻两个第一功率半导体芯片(21)之间或者相邻两个第二功率半导体芯片(22)之间的间距(61)范围为1～2.5mm，沿第一方向(51)上第一金属敷层(10)边缘与其最近的第一功率半导体芯片(21)之间的间距(62)大于零且小于芯片自身宽度，沿第一方向(51)上第三金属敷层(12)边缘与其最近的第二功率半导体芯片(22)之间的间距(62)大于零且小于芯片自身宽度。

6.根据权利要求3所述的一种低杂散电感衬底，其特征在于：所述衬底(1)包含用于输入和输出功率电流的若干组功率触点(41,42,43)，第一组功率触点(41)位于第一金属敷层(10)的第二延伸结构上，第二组功率触点(42)位于第二金属敷层(12)上，第二组功率触点(42)与第一组功率触点(41)连线平行于第一方向(51)，第三组功率(43)触点位于第四金属敷层(13)上。

7.根据权利要求1所述的一种低杂散电感衬底，其特征在于：所述接合装置(31,32,33)为金属材质连接线或带状金属连接件。

8.一种功率半导体模块，包含至少一个如上述权利要求1-7任一所述的衬底(1)。