CN206908724U - 用于图形图像字符叠加的装置 - Google Patents

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龙韬
曲成龙
马瑞欢
尹江明
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Abstract

本实用新型公开了一种用于图形图像字符叠加的装置，包括输入模块、控制模块、叠加模块、视频解码模块和视频编码模块；控制模块用于通过输入模块获取需要叠加的字符数据并生成字模库和控制指令，并将字模库和控制指令传输到叠加模块；视频解码模块用于获取视频图像数据并上传至叠加模块；叠加模块用于根据上传的视频图像数据和控制模块发送的控制命令和字模库的叠加字符数据将字符数据叠加至视频图像上，并通过视频解码模块输出叠加了字符的视频片段。本实用新型克服了单片机作为控制芯片时的时序缓慢和精度差的问题，而且电路相对简单，成本也相对低廉，兼容标清和高清两种视频模式，适用性更好。

Description

用于图形图像字符叠加的装置
技术领域
本实用新型具体涉及一种用于图形图像字符叠加的装置。
背景技术
随着经济技术的发展和人们生活水平的提高，视频监控技术也得到了长足的发展。
当前主流的图形图像字符叠加装置，其叠加模块图大致如图1所示：输入模块用于获取需要叠加的字符数据，视频解码模块用于获取需要叠加的视频数据，控制模块用于获取需要叠加的字符数据，并控制叠加模块进行字符和视频的叠加，最后通过视频解码模块输出叠加了字符数据的视频片段。目前，视频解码模块的数据源大部分采用网络摄像头，图形图像字符叠加方案则广泛采用单片机作为控制模块，以OSD芯片作为叠加模块，从而完成字符与视频的叠加处理。
然而，现有的技术方案中，由于OSD技术对同步时序要求非常高，而采用单片机控制时序时，其可靠性较差，因此这种方案在标清视频中应用较为广泛，而在处理高清视频时则显得非常困难，使得现有的图形图像字符叠加装置的拓展性不强，而且越来越不适用于现今对于高清图像或高清图片数据的要求。而如果采用FPGA作为叠加模块芯片进行字符叠加屏显，则需要把一个完整的字库存储到一个设备里面，视频信号经过解码芯片进入FPGA，FPGA通过读取预先存储于外部设备中的字符内容，对叠加字符和视频信号进行相应逻辑运算以 实现字符叠加功能。这种处理方法存储成本高、电路设计复杂、应用时不灵活，若是通过计算机或者其他通讯设备把点阵刷新到字符设备中，需要的通讯数据量大，刷新不够及时，设备成本也高。
实用新型内容
本实用新型的目的在于提供一种成本低廉、应用范围广、电路相对简单的用于图形图像字符叠加的装置。
本实用新型提供的这种用于图形图像字符叠加的装置，包括输入模块、控制模块、叠加模块、视频解码模块和视频编码模块，叠加模块采用FPGA芯片进行视频和字符的叠加控制，控制模块采用DSP或ARM处理器电路，且视频解码模块包括一路标清视频解码模块和一路高清视频解码模块；控制模块用于通过输入模块获取需要叠加的字符数据并生成字模库和控制指令，并将字模库和控制指令传输到叠加模块；视频解码模块用于获取视频图像数据并上传至叠加模块；叠加模块用于根据上传的视频图像数据和控制模块发送的控制命令和字模库的叠加字符数据将字符数据叠加至视频图像上，并通过视频解码模块输出叠加了字符的视频片段。
所述的DSP处理器电路为由型号为TMS320C6455BCTZA的DSP芯片构成的处理器电路。
所述的叠加模块为由型号为XC7A100T-2FGG4841的FPGA芯片构成的电路。
所述的视频解码模块包括标清视频解码模块和高清视频解码模块，所述标清视频解码模块用于获取标清视频输入数据，解析数据后传入叠加模块；高清视频解码模块用于获取高清视频输入数据，解析数据后传入叠加模块。
所述的标清视频解码模块由型号为ADV7180WBCP32Z的PAL视频解码芯片构成的电路组成。
所述的高清视频解码模块由型号为GV7601的SDI视频解码芯片构成的电路组成。
所述的视频编码模块包括标清视频编码模块和高清视频编码模块，所述标清视频编码模块用于从叠加模块获取输入数据，将数据编码为标清视频流信息后进行视频输出；高清视频编码模块用于从叠加模块获取输入数据，将数据编码为高清视频流信息后进行视频输出。
所述的标清视频编码模块由型号为ADV7391BCPZ的PAL视频编码芯片构成的电路组成。
所述的高清视频编码模块由型号为GV7600的SDI视频编码芯片构成的电路组成。
本实用新型构成的这种用于图形图像字符叠加的装置，通过采用高性能的DSP或ARM芯片作为控制模块对由FPGA构成的叠加模块进行控制，从而克服了单片机作为控制芯片时的时序缓慢和精度差的问题，而且采用DSP+FPGA的技术方案，其电路相对简单，成本也相对低廉；采用两路视频解码和视频编码模块进行视频的获取和输出，从而兼容了标清和高清两种视频模式，因此本实用新型的适用性更广。
附图说明
图1为现有的图形图像字符叠加装置的叠加模块图。
图2为本实用新型的图形图像字符叠加装置的叠加模块图。
图3为本实用新型的标清视频解码模块的电路原理图一。
图4为本实用新型的标清视频解码模块的电路原理图二。
图5为本实用新型的标清视频编码模块的电路原理图。
图6为本实用新型的高清视频解码模块的电路原理图。
图7为本实用新型的高清视频编码模块的电路原理图。
具体实施方式
如图2所示为本实用新型的图形图像字符叠加装置的叠加模块图：本实用新型提供的这种用于图形图像字符叠加的装置，包括输入模块、控制模块、叠加模块、视频解码模块和视频编码模块，叠加模块采用FPGA芯片进行视频和字符的叠加控制，控制模块采用DSP或ARM处理器电路，且视频解码模块包括一路标清视频解码模块和一路高清视频解码模块；控制模块用于通过输入模块获取需要叠加的字符数据并生成字模库和控制指令，并将字模库和控制指令传输到叠加模块；视频解码模块用于获取视频图像数据并上传至叠加模块；叠加模块用于根据上传的视频图像数据和控制模块发送的控制命令和字模库的叠加字符数据将字符数据叠加至视频图像上，并通过视频解码模块输出叠加了字符的视频片段；其中，DSP处理器电路为由型号为TMS320C6455BCTZA的DSP芯片构成的处理器电路；叠加模块为由型号为XC7A100T-2FGG4841的FPGA芯片构成的电路。
如图3所示为本实用新型的标清视频解码模块的电路原理图一：标清视频解码模块由型号为ADV7180WBCP32Z的PAL视频解码芯片构成的电路组成；芯片的19脚为输入引脚，连接标清视频信号的输入端；芯片的25脚为芯片复位引脚，其通过上拉电阻R7连接数字电源正极(DVDD_IO)，同时也连接FPGA芯片的IO引脚获取IR_RESET复位信号；芯片的20脚和21脚则通过了滤波电 容连接模拟地信号(AGND)；芯片的12和13引脚为晶振信号引脚，连接由晶振U12、电阻R11、电容C21和C26构成晶振电路；芯片的26脚通过上拉电阻R13连接数字电源正极；芯片的27和28引脚则为I2C串口通信总线，连接控制模块的I2C串口通信总线，此外，该两路信号线还通过上拉电阻R21和R22连接数字电源正极；芯片的2脚和29脚直接接地；芯片的32脚通过上拉电阻R59连接数字电源正极；芯片的5脚～16脚则为解码芯片的信号输出引脚，共输出8路解码数据信号至叠加模块的FPGA芯片。
如图4所示为本实用新型的标清视频解码模块的电路原理图二：芯片的19脚和23脚为视频输入引脚，均连接标清视频信号的输入端；芯片的25脚为芯片复位引脚，其通过上拉电阻R8连接数字电源正极(DVDD_IO)，同时也连接FPGA芯片的IO引脚获取TV_RESET复位信号；芯片的20脚和21脚则通过了滤波电容连接模拟地信号(AGND)；芯片的12和13引脚为晶振信号引脚，连接由晶振U13、电阻R12、电容C25和C28构成晶振电路；芯片的26脚通过下拉电阻R15连接地；芯片的27和28引脚则为I2C串口通信总线，连接控制模块的I2C串口通信总线；芯片的2脚和29脚直接接地；芯片的32脚通过上拉电阻R60连接数字电源正极；芯片的5脚～16脚则为解码芯片的信号输出引脚，共输出8路解码数据信号至叠加模块的FPGA芯片。
如图5所示为本实用新型的标清视频编码模块的电路原理图：标清视频编码模块由型号为ADV7391BCPZ的PAL视频编码芯片构成的电路组成；芯片的30脚、31脚和2脚～4脚、7脚～9脚为芯片的视频编码信息输入引脚，其连接FPGA芯片的IO引脚并获取FPGA芯片叠加后所需要输出的视频信息；芯片的26脚通过上拉电阻连接数字电源正极；芯片的14引脚为复位引脚，其通过上拉 电阻R27连接数字电源正极(DVDD_IO)，同时也连接FPGA芯片的IO引脚获取RESET_DECO复位信号；芯片的13脚为时钟引脚，其通过电阻R28连接FPGA的LCC_CO引脚，从而统一时钟信号；芯片的11和12引脚为I2C通信银家，连接控制模块额I2C串口通信总线；芯片的25脚直接通过下拉电阻R63接地；芯片的10脚则通过上拉电阻R29连接数字电源正极；芯片的6脚、29脚、32脚和15脚直接接地；芯片的18脚连接模拟地；芯片的22号引脚为编码后的视频信号输出引脚，其通过电阻R26直接输出视频信号。
如图6所示为本实用新型的高清视频解码模块的电路原理图：高清视频解码模块由型号为GV7601的SDI视频解码芯片构成的电路组成；芯片的K6引脚通过电阻R208连接专用晶振芯片OSM1，从而获得27M的晶振信号；芯片的C1引脚通过滤波电路(电容C399、电感L6和电阻R205)连接高清视频的输入信号(SDI_IN)；芯片的K9、K10、J9、J10、H9、H10、F9和F10为芯片的输出引脚，输出8路高清视频解码数据信号到叠加模块的FPGA芯片的IO引脚；此外，芯片的C8、C10、C9、B10、B9、A10、A9和B8引脚输出另8路高清视频解码数据信号到叠加模块的FPGA芯片的IO引脚。
如图7所示为本实用新型的高清视频编码模块的电路原理图：高清视频编码模块由型号为GV7600的SDI视频编码芯片构成的电路组成；芯片的B3、A2、A1、B2、B1、C2、C1、C3、F1、H1、H2、J1、J2、K1和K2为芯片的输入引脚，其连接FPGA的IO引脚并获取已经叠加了字符的视频数据信息；芯片的D1和D2引脚通过下拉电阻R240和R238接地；芯片的J3和K3引脚则通过下拉电阻R235和R232接地；芯片的C10引脚为编码芯片的输出引脚，其通过RLC滤波电路(电阻R221、电感L7、电容R230和电容C405)输出一路SDI_OUT 信号，该信号即为最终叠加了字符的高清视频输出信号。

Claims (9)

1.一种用于图形图像字符叠加的装置，其特征在于包括输入模块、控制模块、叠加模块、视频解码模块和视频编码模块，叠加模块采用FPGA芯片进行视频和字符的叠加控制，控制模块采用DSP或ARM处理器电路，且视频解码模块包括一路标清视频解码模块和一路高清视频解码模块；控制模块用于通过输入模块获取需要叠加的字符数据并生成字模库和控制指令，并将字模库和控制指令传输到叠加模块；视频解码模块用于获取视频图像数据并上传至叠加模块；叠加模块用于根据上传的视频图像数据和控制模块发送的控制命令和字模库的叠加字符数据将字符数据叠加至视频图像上，并通过视频解码模块输出叠加了字符的视频片段。
2.根据权利要求1所述的用于图形图像字符叠加的装置，其特征在于所述的DSP处理器电路为由型号为TMS320C6455BCTZA的DSP芯片构成的处理器电路。
3.根据权利要求1所述的用于图形图像字符叠加的装置，其特征在于所述的叠加模块为由型号为XC7A100T-2FGG4841的FPGA芯片构成的电路。
4.根据权利要求1～3之一所述的用于图形图像字符叠加的装置，其特征在于所述的视频解码模块包括标清视频解码模块和高清视频解码模块，所述标清视频解码模块用于获取标清视频输入数据，解析数据后传入叠加模块；高清视频解码模块用于获取高清视频输入数据，解析数据后传入叠加模块。
5.根据权利要求4所述的用于图形图像字符叠加的装置，其特征在于所述的标清视频解码模块由型号为ADV7180WBCP32Z的PAL视频解码芯片构成的电路组成。
6.根据权利要求4所述的用于图形图像字符叠加的装置，其特征在于所述的高清视频解码模块由型号为GV7601的SDI视频解码芯片构成的电路组成。
7.根据权利要求1～3之一所述的用于图形图像字符叠加的装置，其特征在于所述的视频编码模块包括标清视频编码模块和高清视频编码模块，所述标清视频编码模块用于从叠加模块获取输入数据，将数据编码为标清视频流信息后进行视频输出；高清视频编码模块用于从叠加模块获取输入数据，将数据编码为高清视频流信息后进行视频输出。
8.根据权利要求7所述的用于图形图像字符叠加的装置，其特征在于所述的标清视频编码模块由型号为ADV7391BCPZ的PAL视频编码芯片构成的电路组成。
9.根据权利要求7所述的用于图形图像字符叠加的装置，其特征在于所述的高清视频编码模块由型号为GV7600的SDI视频编码芯片构成的电路组成。
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