CN206650658U - 一种基于组合逻辑控制的高速ad采集装置 - Google Patents

Abstract

本实用新型公开了一种基于组合逻辑控制的高速AD采集装置，包括微处理单元、存储模块、通信单元模块、高速采集模块、电源模块和时钟模块，其特征是，所述高速采集模块包括高速AD转换器、双口RAM和组合逻辑电路；所述组合逻辑电路包括第一D触发器、第二D触发器、或门、与门、计数器。优点：系统利用高速AD转换器与双口RAM的组合完成对模拟信号的数字化处理，并通过组合逻辑电路实现了系统的时序控制，克服了传统高速AD采集系统受限于微处理器频率的缺点的同时，简化了代码的复杂程度。

Description

一种基于组合逻辑控制的高速AD采集装置

技术领域

本实用新型涉及一种基于组合逻辑控制的高速AD采集装置，属于AD数据采集技术领域。

背景技术

随着电子技术的发展、高性能控制核心的出现，使得信号的可控性大大增强，从而实现人性化的人机交互功能。但现实中几乎所有的被测数据都是模拟量，想要控制核心读懂这些数据，就必须先对模拟量进行数字化处理。相较于传统模拟信号系统，数字信号系统具有精度高，灵活性强，可靠性好等优点，所以目前先进的信息处理和自动化控制设备大都是数字系统。

发明内容

本实用新型所要解决的技术问题是克服现有技术的缺陷，提供一种基于组合逻辑控制的高速AD采集装置，提高系统采样速率，有利于更加细微、深入的反映模拟信号本身的特性；提高系统采样精度，系统的有效位数越高，单位采样点的幅值划分越细。

为解决上述技术问题，本实用新型提供一种基于组合逻辑控制的高速AD采集装置，包括微处理单元、存储模块、通信单元模块、高速采集模块、电源模块和时钟模块，所述微处理单元分别与存储模块、通信单元模块、高速采集模块、电源模块、时钟模块相连接，微处理单元控制上述各个功能模块的工作，高速采集模块将接收器接收到的模拟回波信号转换为能被微处理器处理的一个N位数字信号，数据存储模块接收由高速采集模块处理后的数据，以二进制的形式作为历史数据保存，电源模块为装置提供电压，时钟模块为系统提供同步时钟，并提供接收模拟信号的时间，串口通信模块用于数据的传输；

其特征是，所述高速采集模块包括高速AD转换器、双口RAM 和组合逻辑电路；所述组合逻辑电路包括第一D触发器、第二D触发器、或门、与门、计数器；

所述或门的第一输入端、第二D触发器的CP端、与门的第一输入端与外置有源晶振输出端相连，与门的第二输入端与微处理器的AD开关控制端连接，所述第一D触发器Q端分别与微处理器状态检测端、第二D触发器的/RD端相连，第二D触发器的/Q端与或门的第二输入端相连，或门的输出端与计数器/CP端相连，计数器Q0~9与双口RAM的A0L~9L相连，与门的输出端与高速AD转换器的CLK端相连，高速AD转换器的D0~D11与双口RAM的I/O0L~11L相连，高速AD转换器接收模拟信号端为VIN+与VIN-管脚。。

优选地，所述或门的输出端作为时钟信号与计数器/CP端相连。

优选地，所述高速AD转换器采用AD9235型号高速模数转换器。

优选地，所述双口RAM采用IDT70V27S型号芯片。

优选地，所述第一D触发器和第二D触发器均采用74HC74D触发器。

优选地，所述与门和或门分别采用74HC08与门和74HC32或门。

优选地，所述计数器采用74HC4040计数器。

本实用新型所达到的有益效果：

系统利用高速AD转换器与双口RAM的组合完成对模拟信号的数字化处理，并通过组合逻辑电路实现了系统的时序控制，克服了传统高速AD采集系统受限于微处理器频率的缺点的同时，简化了代码的复杂程度。其次，存储模块为系统提供了存储大量历史数据的功能，并可以配合时钟模块记录下测量时间。最后，引入通讯模块，将数据和结果传输到上位机作为历史数据保存，或进行进一步的数据加工处理。实际运行表明，此系统采集的回波数据精确、可靠，并且系统具有功耗低、体积小、成本低廉等优点。

附图说明

图1是本实用新型的整体结构框图；

图2是采集模块设计图。

具体实施方式

下面结合附图对本实用新型作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。

如图1和2所示，一种基于组合逻辑控制的高速AD采集装置，包括微处理单元、存储模块、通信单元模块、高速采集模块、电源模块和时钟模块，所述微处理单元分别与存储模块、通信单元模块、高速采集模块、电源模块、时钟模块相连接，微处理单元控制上述各个功能模块的工作，高速采集模块将接收器接收到的模拟回波信号转换为能被微处理器处理的一个N位数字信号，数据存储模块接收由高速采集模块处理后的数据，以二进制的形式作为历史数据保存，电源模块为装置提供电压，时钟模块为系统提供同步时钟，并提供接收模拟信号的时间，串口通信模块用于数据的传输；

其特征是，所述高速采集模块包括高速AD转换器、双口RAM 和组合逻辑电路；所述组合逻辑电路包括第一D触发器、第二D触发器、或门、与门、计数器；

所述或门的第一输入端、第二D触发器的CP端、与门的第一输入端与外置有源晶振输出端相连，与门的第二输入端与微处理器的AD开关控制端连接，所述第一D触发器Q端分别与微处理器状态检测端、第二D触发器的/RD端相连，第二D触发器的/Q端与或门的第二输入端相连，或门的输出端与计数器/CP端相连，计数器Q0~9与双口RAM的A0L~9L相连，与门的输出端与高速AD转换器的CLK端相连，高速AD转换器的D0~D11与双口RAM的I/O0L~11L相连，高速AD转换器接受模拟信号端为VIN+与VIN-管脚。

本实施例中，所述或门的输出端作为时钟信号与计数器/CP端相连。

本实施例中，所述高速AD转换器采用AD9235型号高速模数转换器。

本实施例中，所述双口RAM采用IDT70V27S型号芯片。

本实施例中，所述第一D触发器和第二D触发器均采用74HC74D触发器。

本实施例中，所述与门和或门分别采用74HC08与门和74HC32或门。

本实施例中，所述计数器采用74HC4040计数器。

组合逻辑电路负责AD9235和双口RAM的时序控制，AD9235为时钟上升沿数据输出，下降沿锁存，所以必须由时序控制其在AD的时钟上升沿时，双口RAM与AD9235相连一侧为开启状态并接收AD9235传输的数据。

工作过程：当外部工作开始信号有效时，第一D触发器输出高电平，一方面开启第二D触发器，使之输出低电平并与由外置有源晶振提供的CLK时钟信号通过或门给计数器提供时钟信号CLK2，使计数器开始计数，双口RAM与AD相连端地址增加，与此同时另一方面STM32的状态检测位(任一IO口)检测到工作开始，AD开关控制置位PB8与CLK时钟信号通过与门给AD转换器提供时钟信号，AD转换器开始工作，向双口RAM与AD相连端输入数据。当接收到足够的数据后，关闭双口RAM与AD相连端，并打开与STM32相连端，由STM32的IO口向双口RAM输入地址位，并读取相应的数据。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本实用新型的保护范围。

Claims (7)

1.一种基于组合逻辑控制的高速AD采集装置，包括微处理单元、存储模块、通信单元模块、高速采集模块、电源模块和时钟模块，所述微处理单元分别与存储模块、通信单元模块、高速采集模块、电源模块、时钟模块相连接，微处理单元控制上述各个功能模块的工作，高速采集模块将接收器接收到的模拟回波信号转换为能被微处理器处理的一个N位数字信号，数据存储模块接收由高速采集模块处理后的数据，以二进制的形式作为历史数据保存，电源模块为装置提供电压，时钟模块为系统提供同步时钟，并提供接收模拟信号的时间，串口通信模块用于数据的传输；

其特征是，所述高速采集模块包括高速AD转换器、双口RAM 和组合逻辑电路；所述组合逻辑电路包括第一D触发器、第二D触发器、或门、与门、计数器；

所述或门的第一输入端、第二D触发器的CP端、与门的第一输入端与外置有源晶振输出端相连，与门的第二输入端与微处理器的AD开关控制端相连，所述第一D触发器Q端分别与微处理器状态检测端、第二D触发器的/RD端相连，第二D触发器的/Q端与或门的第二输入端相连，或门的输出端与计数器/CP端相连，计数器Q0~9与双口RAM的A0L~9L相连，与门的输出端与高速AD转换器的CLK端相连，高速AD转换器的D0~D11与双口RAM的I/O0L~11L相连，高速AD转换器接收模拟信号端为VIN+与VIN-管脚。

2.根据权利要求1所述的一种基于组合逻辑控制的高速AD采集装置，其特征是，所述或门的输出端作为时钟信号与计数器/CP端相连。

3.根据权利要求1所述的一种基于组合逻辑控制的高速AD采集装置，其特征是，所述高速AD转换器采用AD9235型号高速模数转换器。

4.根据权利要求1所述的一种基于组合逻辑控制的高速AD采集装置，其特征是，所述双口RAM采用IDT70V27S型号芯片。

5.根据权利要求1所述的一种基于组合逻辑控制的高速AD采集装置，其特征是，所述第一D触发器和第二D触发器均采用74HC74D触发器。

6.根据权利要求1所述的一种基于组合逻辑控制的高速AD采集装置，其特征是，所述与门和或门分别采用74HC08与门和74HC32或门。

7.根据权利要求1所述的一种基于组合逻辑控制的高速AD采集装置，其特征是，所述计数器采用74HC4040计数器。