CN206388705U - 成像像素和具有成像像素阵列的图像传感器 - Google Patents

Abstract

本实用新型涉及成像像素和具有成像像素阵列的图像传感器。所述成像像素包括：衬底；光电二极管，所述光电二极管形成于所述衬底上；导电层，所述导电层覆盖所述成像像素，使得入射光穿透所述导电层到达所述光电二极管；以及偏置电压供电线路，所述偏置电压供电线路耦接到所述导电层并且向所述导电层提供偏置电压。本实用新型解决的一个技术问题是提高像素对可见光和近红外光二者的感测。本实用新型实现的一个技术效果是提供具有深光电二极管以确保充分捕获可见光和近红外光二者的像素。

Description

成像像素和具有成像像素阵列的图像传感器

相关申请的交叉引用

本申请要求由Sergey Velichko、Victor Lenchenkov和Irfan Rahim发明的、提交于2016年2月9日的名称为“Pixels for High Performance Image Sensor”(用于高性能图像传感器的像素)的美国临时申请No.62/292925的优先权，该申请以引用方式并入本文，并且据此要求该申请的共同主题的优先权。

技术领域

本实用新型整体涉及成像系统，更具体地讲，涉及具有高性能像素的成像系统。

背景技术

现代电子设备(诸如移动电话、相机和计算机)通常使用数字图像传感器。成像传感器(有时称为成像器)可由二维图像感测像素阵列形成。每个像素包括光敏层，所述光敏层接收入射光子(光)并将光子转变为电荷。有时，图像传感器被设计为使用联合图像专家组(JPEG)格式将图像提供给电子设备。

在特定应用中，像素可用于感测可见光和近红外(NIR)光。然而，在被转化成电荷前，NIR光可行进到光敏层的深处。因此，在这些应用中理想的是，像素中的光生电荷吸收要尽可能的深。形成光敏层的常规方法包括将离子注入到半导体材料中。然而，存在离子可注入深度的限制。因此，离子注入可能不会产生用于近红外光感测的最佳光敏层。

因此，希望提供用于提高可见光和近红外光二者感测的改善像素。

实用新型内容

本实用新型解决的一个技术问题是提高像素对可见光和近红外光二者的感测。

根据本实用新型的一个方面，提供一种成像像素，包括：衬底；光电二极管，所述光电二极管形成于所述衬底上；导电层，所述导电层覆盖所述成像像素，使得入射光穿透所述导电层到达所述光电二极管；以及偏置电压供电线路，所述偏置电压供电线路耦接到所述导电层并且向所述导电层提供偏置电压。

在一个实施例中，所述导电层包括多晶硅。

在一个实施例中，所述导电层包括选自由以下材料构成的组：铝、钨和氧化铟锡。

在一个实施例中，所述导电层包括金属网。

在一个实施例中，所述成像像素包括掺杂硅，并且其中所述掺杂硅被弯曲以形成用于所述成像像素的微镜头。

在一个实施例中，所述成像像素还包括：至少一个反型层，所述反型层形成于所述掺杂硅上，并且插入在所述掺杂硅和所述导电层之间。

在一个实施例中，所述至少一个反型层包括选自由以下项构成的组中的至少一个层：二氧化铪层和五氧化二钽层。

在一个实施例中，所述成像像素为背照式成像像素，所述成像像素还包括：反射器，所述反射器形成于所述成像像素的前侧。

在一个实施例中，所述导电层形成于所述成像像素的后侧，所述成像像素还包括：额外的导电层，所述额外的导电层形成于所述成像像素的前侧，其中所述额外的导电层耦接到所述偏置电压供电线路。

在一个实施例中，所述导电层形成于所述成像像素的后侧，所述成像像素还包括：额外的导电层，所述额外的导电层形成于所述成像像素的前侧，其中所述额外的导电层耦接到额外的偏置电压供电线路，所述额外的偏置电压供电线路提供与所述偏置电压供电线路不同的偏置电压。

在一个实施例中，所述偏置电压供电线路被配置为在图像获取时段向所述导电层提供所述偏置电压，其中所述偏置电压供电线路被配置为在读出时段向所述导电层提供额外的偏置电压，并且其中所述额外的偏置电压低于所述偏置电压。

根据本实用新型的一个方面，提供一种具有成像像素阵列的图像传感器，所述图像传感器包括：掺杂硅衬底；注入区域，所述注入区域形成于所述掺杂硅衬底上；外延硅，所述外延硅形成于所述注入区域上，其中所述外延硅具有在所述成像像素阵列的每个成像像素之间形成沟槽的蚀刻部分；导电层，所述导电层形成于所述外延硅上，使得入射光穿透所述导电层到达所述外延硅；以及偏置电压供电线路，所述偏置电压供电线路耦接到所述导电层并且向所述导电层提供偏置电压。

在一个实施例中，所述图像传感器还包括：掺杂隔离区域，所述掺杂隔离区域形成于所述注入区域中，其中所述掺杂隔离区域形成于所述成像像素阵列的每个成像像素之间，使得所述外延硅中的所述沟槽与所述掺杂隔离区域重叠。

在一个实施例中，所述注入区域具有在所述成像像素阵列的每个成像像素之间形成额外沟槽的蚀刻部分，使得所述外延硅中的所述沟槽与所述额外的沟槽重叠。

在一个实施例中，所述图像传感器还包括：反型层，所述反型层插入到所述导电层和所述外延硅之间。

在一个实施例中，所述成像像素阵列包括第一行成像像素，并且其中所述导电层仅覆盖所述第一行成像像素。

在一个实施例中，所述成像像素阵列包括第一行成像像素和额外的多行成像像素，其中所述导电层覆盖所述第一行成像像素，所述图像传感器还包括：多个额外的导电层，其中所述多个额外的导电层中的每个导电层覆盖所述额外的多行成像像素中对应的成像像素行；以及多个额外的偏置电压供电线路，其中所述多个额外的偏置电压供电线路中的每个偏置电压供电线路耦接到所述多个额外的导电层中对应的导电层。

根据本实用新型的一个方面，提供一种操作成像像素的方法，其中所述成像像素包括光电二极管、导电层和偏置电压供电线路，所述导电层覆盖所述成像像素使得入射光穿透所述导电层到达所述光电二极管，所述方法包括：在第一时段，使用所述偏置电压供电线路向所述导电层提供第一偏置电压；以及在第二时段，使用所述偏置电压供电线路向所述导电层提供第二偏置电压，其中所述第二偏置电压不同于所述第一偏置电压。

在一个实施例中，所述第二偏置电压低于所述第一偏置电压。

在一个实施例中，第一时段包括图像获取时段，在该时段中，光电二极管收集电荷，并且第二时段包括读出时段，在该时段中，使用转移门将所述电荷转移出所述光电二极管。

本实用新型实现的一个技术效果是提供具有深光电二极管以确保充分捕获可见光和近红外光二者的像素。

附图说明

图1是根据本实用新型的实施方案的可包括图像传感器的示例性电子设备的示意图。

图2为根据本实用新型实施方案的示例性像素阵列和相关读出电路的示意图，所述读出电路用于从像素阵列读出图像信号。

图3是根据本实用新型的实施方案的具有隔离区的示例性成像像素的横截面侧视图。

图4是根据本实用新型的实施方案的已形成沟槽和反型层之后的图3中示例性成像像素的横截面侧视图。

图5是根据本实用新型的实施方案的示例性成像像素的横截面侧视图，该成像像素具有形成于成像像素的整个后侧上和后侧沟槽中的导电偏置层。

图6是根据本实用新型的实施方案的示例性成像像素的横截面侧视图，该成像像素具有形成于成像像素的后侧上及前侧沟槽和后侧沟槽中的导电偏置层。

图7是根据本实用新型的实施方案的示例性成像像素的横截面侧视图，该成像像素具有形成于成像像素的前侧的附加偏置栅极。

图8A、图8B和图8C是根据本实用新型的实施方案示例性像素阵列的顶视图，其示出偏置导电层形成于像素上的方式。

具体实施方式

本实用新型的实施方案涉及具有像素的图像传感器。图像传感器可以是具有感测可见光和近红外光二者的像素的图像传感器。像素可具有深光电二极管，以确保充分捕获可见光和近红外光二者。像素可包括阻止暗电流的反型层，以及在整个反型层上形成的进一步阻止暗电流的导电层。导电层还可在采集过程中被偏置以使暗电流最小化，并且在读出过程中可进行不同偏置，以确保所有采集的电荷在转移过程中从光电二极管转移出来。

图1中示出了可包括这些像素的示例性电子设备。电子设备10可以是数字照相机、计算机、移动电话、医疗设备或其他电子设备。相机模块12(有时称为成像设备)可包括图像传感器16和一个或多个镜头14。在操作期间，镜头14将光聚焦到图像传感器16上。图像传感器16包括将光转换成数字数据的光敏元件(如，像素)。图像传感器可具有任何数量(如，数百、数千、数百万或更多)的像素。典型的图像传感器可(例如)具有数百万的像素(如，百万像素)。例如，图像传感器16可包括偏置电路(如，源极跟随器负载电路)、采样保持电路、相关双采样(CDS)电路、放大器电路、模拟-数字(ADC)转换器电路、数据输出电路、存储器(如，缓冲电路)、寻址电路等。

可将来自图像传感器16的静态图像数据和视频图像数据提供给处理电路18。处理电路18可用于执行图像处理功能，诸如自动聚焦功能、深度感测、数据格式化、调节白平衡和曝光、实现视频图像稳定、脸部检测等。

处理电路18也可用于根据需要压缩原始相机图像文件(例如，压缩成联合图像专家组格式或简称JPEG格式)。在典型布置(有时称为片上系统(SOC)布置)中，图像传感器16以及处理电路18在共用集成电路上实现。使用单个集成电路来实现图像传感器16以及处理电路18可有助于降低成本。不过，这仅为示例性的。如果需要，图像传感器16以及处理电路18可使用单独的集成电路来实现。处理电路18可包括微处理器、微控制器、数字信号处理器、专用集成电路或其他处理电路。

如图2所示，图像传感器16可包括包含被布置成行和列的图像传感器像素22(有时在本文称为图像像素或像素)的像素阵列20以及控制和处理电路24(其可包括例如图像信号处理电路)。阵列20可包含例如几百或几千行以及几百或几千列图像传感器像素22。控制电路24可耦合至行控制电路26和图像读出电路28(有时称为列控制电路、读出电路、处理电路或列解码器电路)。

行控制电路26可从控制电路24接收行地址，并且通过行控制路径30将对应的行控制信号，例如，复位控制信号、行选择控制信号、电荷转移控制信号、双转换增益控制信号和读出控制信号提供给像素22。可将一根或多根导线(例如，列线32)耦合至阵列20中的各列像素22。列线32可用于读出来自像素22的图像信号以及用于将偏置信号(如，偏置电流或偏置电压)提供给像素22。如果需要，在像素读出操作期间，可使用行控制电路26选择阵列20中的像素行，并且可沿列线32读出由该像素行中的图像像素22生成的图像信号。

图像读出电路28可通过列线32接收图像信号(如，由像素22生成的模拟像素值)。图像读出电路28可包括用于对从阵列20读出的图像信号进行采样和暂时存储的采样保持电路、放大器电路、模拟/数字转换(ADC)电路、偏置电路、列存储器、用于选择性启用或禁用列电路的闩锁电路或者耦合至阵列20中的一个或多个像素列以用于操作像素22以及用于读出来自像素22的图像信号的其他电路。读出电路28中的ADC电路可将从阵列20接收的模拟像素值转换成对应的数字像素值(有时称为数字图像数据或数字像素数据)。图像读出电路28可针对一个或多个像素列中的像素通过路径25将数字像素数据提供给控制和处理电路24和/或处理器18(图1)。

在特定应用中，像素22可用于感测可见光和近红外(NIR)光两者。在这些应用中理想的是，像素22的光电二极管尽可能深。图3是像素形成过程中的示例性像素的横截面侧视图。为形成具有深光电二极管的像素，可提供诸如图3中的衬底100的衬底。衬底100可以是p型掺杂的硅衬底。衬底100可具有n注入区域102。n注入区域可通过离子注入而掺杂进任何期望的N型掺杂物。另外，可在n注入区域102上形成一层外延硅104。外延硅104可以是针对像素性能而对掺杂分布进行优化的分级外延硅。在一个示例性例子中，分级外延硅104上表面106的掺杂浓度可不同于下表面108的掺杂浓度。掺杂浓度可从上表面朝下表面逐渐改变。

N型注入区域102可具有有助于隔离相邻像素的p型掺杂隔离区域110。可通过将p型掺杂物注入到层102中来形成p型掺杂隔离区域。像素22还可包括各种晶体管和信号金属布线线路，诸如主干晶体管和对应的金属布线线路112。

图4为蚀刻后图3的像素的横截面侧视图。如图所示，可进行蚀刻以形成进一步隔离相邻像素的沟槽114。蚀刻工艺可以是湿式硅蚀刻。湿式硅蚀刻工艺可使硅晶体损坏最小化，并减弱像素中的暗电流。层104可被蚀刻以形成沟槽，该沟槽与p-型隔离区域110接触以确保每个光电二极管118与相邻的光电二极管充分隔离。可使用反应离子蚀刻代替湿式硅蚀刻来形成沟槽114。然而，反应离子蚀刻可比湿式硅蚀刻损坏更多的硅，并且使得像素具有更大的暗电流。

蚀刻层104还可将N型外延硅104蚀刻成微镜头。换句话讲，通过蚀刻N型外延硅104的上表面使其具有曲率，来使得硅层可充当微镜头以将光116聚焦在焦点上。另外，沟槽114可填充有折射率比硅低的材料(例如空气或二氧化硅)。使用这种较低折射率的材料将使得像素微镜头具有高光学功率。

另外，该硅表面可镶有将n型转化为p型的一种或多种材料。例如，反型层122可以是将n型转化为p型的导电层或介电层。反型层122可以是，例如，二氧化铪(HfO₂)、氧化硼或任何其他所需的材料。反型层120可以是将n型转化为p型的导电层或介电层。反型层120可以是五氧化二钽(Ta₂O₅)或任何其他所需的材料。层120和122可另外充当抗反射涂层。另选地，可提供额外的抗反射涂层。在其他实施方案中，可提供仅一个反型层或三个或更多个反型层。

蚀刻后，光电二极管118可具有光子收集深度119。深度119可以大于1微米、大于2微米、大于5微米、大于8微米、约为8微米、介于5微米和10微米之间、大于10微米、小于10微米、介于7微米和9微米之间、或任何其他所需的深度。

图5是具有额外导电层和前侧反射器的示例性像素的横截面侧视图。如图所示，像素22可包括在层120顶部形成的导电材料薄层。导电层124可形成在整个光电二极管118上，使得入射光穿过导电层124到达光电二极管118。因此，导电层124可基本上是透明的，以确保光电二极管118中精确的光线感测。导电层124可由多晶硅、铝、钨、氧化铟锡(ITO)或任何其他所需的材料形成。导电层124可由导电材料网状物(例如具有很多孔的薄金属材料)形成，以确保导电层是透明的。如果需要，导电层124的不同部分可由不同材料形成。例如，导电层124在沟槽114中的部分无需是透明的，因为该部分未覆盖光电二极管118。因此，导电层124在沟槽114中的部分可由非透明材料形成，而导电层124未处于沟槽114中的部分可由透明材料形成。一般来讲，可使用导电材料的任何组合来形成导电层124。

沟槽114中的导电层124可有助于隔离相邻的光电二极管。另外，导电层124可耦接到承受电势的触点126。在操作像素以优化像素质量的过程中，施加在触点126和导电层124上的电势可发生变化。例如，在图像获取过程中，触点上的电势可以是负的，以降低暗电流。在读出过程中，电势可被脉动成更大的负值，以朝向转移门128推动电子，从而使电荷转移效果更佳。这可改进像素22的性能。

触点126可耦接到提供偏置电压(V_bias-)的偏置电压供电线路130。在图像获取过程中，偏置电压供电线路130可向触点126和导电层124提供第一偏置电压。第一偏置电压可以是负偏置电压。在读出过程中，偏置电压供电线路130可向触点126和导电层124提供第二偏置电压。第二偏置电压可以是相较于第一偏置电压更小的(即负值更大)的负偏置电压。在读出过程中，低负偏置电压可使电子朝向转移门128汇聚。导电层124可在整个读出过程中都保持在第二偏置电压。另选地，偏置电压供电线路可脉动第二偏置电压，使得导电层在第二偏置电压和第一偏置电压之间快速切换。以此方式将偏置电压脉冲至更小的值可提升导电层向转移门汇聚电子的效果。

为了进一步增强性能，像素22可包括前侧反射器132。前侧反射器132可由反射材料(例如金属)形成。反射器132可将最初穿透光电二极管118而未被转换成电荷的光子反射回光电二极管118。前侧反射器132可增加像素22的敏感度和量子效率，这通过检测较大百分比的入射光子而对像素性能产生有益效果。

图6是所有侧面均被沟槽围绕的像素22的横截面侧视图。与沟槽和p-型隔离区域结合起来隔离像素(例如图4和图5)相反，层102和104都可具有隔离像素的沟槽。层102中的沟槽可按照与层104中沟槽形成的相同方式通过蚀刻而形成。层102中的沟槽还可具有用于将n型转化成p型的反型层122和120。层102中的沟槽可具有与层104中的导电层相似的导电层124。如图6所示，导电层124可完全围绕层102的沟槽。在特定实施方案中，如图6所示，沟槽114可填充有额外的导电材料136。导电材料136可为光电二极管118提供额外的光学和电气隔离。在特定实施方案中，触点126可耦接到导电层124，使得触点126直接接触导电层124。在其他实施方案中，触点诸如触点134可耦接到沟槽填充材料136，使得触点直接联接导电材料136。

尽管图6中所示出的触点全部都耦接到偏置电压供电线路130，但是此例子仅仅是示例性的。如果需要，每个触点可耦接到单个偏置电压供电线路，使得每个触点上的偏置电压可被独立地控制。

图7是具有额外偏置层的示例性图像像素的横截面侧视图。如图7所示，层138可设置在光电二极管的前侧。层138可耦接到偏置电压供电线路130，并且可有助于减小像素中的暗电流。层138可由与导电层124相同的材料或与导电层124不同的材料形成。一般来讲，层138可由任何所需的导电材料(例如金属、多晶硅等)形成。例如，该层可由多晶硅连同主干晶体管112一起形成。层138可按照与触点126相同的方式被偏置。另选地，层138可独立于其他触点而被偏置。例如，在像素读出过程中，层138可在比触点126高的电压水平下被偏置。需注意，在图6和图7中，各种主干晶体管未包括在附图中，以避免附图难以理解。

图8A、图8B和图8C示出了具有包括偏置导电层的像素的示例性像素阵列的顶视图。如图8A所示，每行像素(具有光电二极管118)可由对应的导电层覆盖。在该实施方案中，每行导电层可独立地受到控制。如图所示，由耦接到偏置电压供电线路130A的导电层124A覆盖第一行中的像素。相似地，由耦接到偏置电压供电线路130B的导电层124B覆盖第二行中的像素。在图像获取过程中，偏置电压供电线路可默认提供第一偏置电压。当正在读出行时，在剩余行继续提供第一偏置电压的情况下，正被读出的那行的导电层可被偏置到第二偏置电压。第二偏置电压可以低于第一偏置电压。

在图8B中，每个行都具有两个独立受控的偏置层。第一行中的像素具有两个导电层124A和124B，此二者分别耦接到偏置电压供电线路130A和130B。第二行中的像素具有两个导电层124C和124D，此二者分别耦接到偏置电压供电线路130C和130D。

在图8C中，每个像素行的偏置层的所示网格状构造提供较好的光转移。导电网状材料可以是薄金属或任何其他合适的导电材料，诸如多晶硅或氧化铟锡。

图8A和图8B中示出的示例性例子仅仅是像素阵列中导电偏置层的多种可能布置方式中的几种。单个导电层可用于偏置单个像素的一部分、单个像素、同一行中的多个像素或多个行中的多个像素。每个像素可由一个导电层、两个导电层、三个导电层或多于三个导电层进行偏置。

本文在视觉像素和近红外像素的语境中描述了耦接到偏置电压供电线路的导电层的使用。然而，此类型的偏置导电层不受限于这些像素，并且可用于任何期望类型的像素。例如，偏置导电层可用于彩色光像素。彩色光像素可具有滤色器元件诸如蓝色滤色器元件、红色滤色器元件、绿色滤色器元件、黄色滤色器元件、透明色滤色器元件等。在特定实施方案中，前述偏置导电层可用于调整可见光像素中的光谱响应。例如，像素阵列可带有Bayer滤色器阵列图案，使得存在红色、绿色和蓝色滤色器。在该示例中，期望蓝光不穿过滤色器到达红色像素和绿色像素。然而，一些蓝光仍可穿过滤色器到达红色像素和绿色像素。偏置电压可施加于覆盖红色像素和绿色像素的导电层，该导电层可减少那些像素收集到的蓝光的量。

与前面的实施方案所述的一样，偏置导电层可形成为整个像素阵列上的任何所需图案。例如，偏置导电层可仅仅覆盖一种或多种特定颜色的像素。一般来讲，可根据图案传感器的具体设计需求将任何数量的偏置导电层形成为任何组合、图案或形状。

在本实用新型的各种实施方案中，成像像素可包括衬底、形成于衬底上的光电二极管、导电层和偏置电压供电线路，所述导电层覆盖成像像素以使得入射光穿过导电层到达光电二极管，所述偏置电压供电线路耦接到导电层并且向导电层提供偏置电压。导电层可包括多晶硅、铝、钨、氧化铟锡或金属网。成像像素可包括掺杂硅，并且掺杂硅可被弯曲形成用于成像像素的微镜头。成像像素还可包括形成于掺杂硅上的至少一个反型层，该反型层插入在掺杂硅和导电层之间。至少一个反型层可包括一层二氧化铪和/或一层五氧化二钽。

成像像素可为背照式成像像素。成像像素还可包括形成在成像像素的前侧的反射器。导电层可形成于成像像素的背侧。成像像素还可包括形成在成像像素的前侧的额外的导电层。该额外的导电层可耦接到偏置电压供电线路。导电层可形成于成像像素的背侧。成像像素还可包括形成在成像像素的前侧的额外的导电层。该额外的导电层可耦接到额外的偏置电压供电线路，该额外的偏置电压供电线路提供与偏置电压供电线路不同的偏置电压。偏置电压供电线路可被配置为在图像获取时段向导电层提供偏置电压。偏置电压供电线路可被配置为在读出时段期间向导电层提供额外的偏置电压。此额外的偏置电压可以低于偏置电压。

在各种实施方案中，具有成像像素阵列的图像传感器可包括掺杂硅衬底、形成于掺杂硅衬底上的注入区域、形成于注入区域上的外延硅、导电层和偏置电压供电线路，所述导电层形成于外延硅上以使得入射光穿过导电层到达外延硅，所述偏置电压供电线路耦接到导电层并且向导电层提供偏置电压。外延硅可具有蚀刻部分，该蚀刻部分在成像像素阵列的每个成像像素之间形成沟槽。图像传感器还可包括形成于注入区域内的掺杂隔离区域。掺杂隔离区域可形成于成像像素阵列中的每个成像像素之间，使得外延硅中的沟槽与掺杂隔离区域重叠。注入区域可具有在成像像素阵列的每个成像像素之间形成额外沟槽的蚀刻部分，使得外延硅中的沟槽与额外的沟槽重叠。

图像传感器还可包括插入到导电层和外延硅之间的反型层。成像像素阵列可包括第一行成像像素，并且导电层可仅覆盖第一行成像像素。成像像素阵列可包括第一行成像像素和额外的多行成像像素。导电层可覆盖第一行成像像素，并且图像传感器还包括多个额外的导电层和多个额外的偏置电压供电线路。多个额外的导电层中的每个导电层可覆盖额外的多行成像像素中对应的成像像素行，并且多个额外的偏置电压供电线路中的每个偏置电压供电线路可耦接到多个额外的导电层中对应的导电层。

在各种实施方案中，提供了操作带有光电二极管、导电层和偏置电压供电线路的成像像素的方法，该方法可包括使用偏置电压供电线路在第一时段中向导电层提供第一偏置电压，并且使用偏置电压供电线路在第二时段中向导电层提供第二偏置电压，其中导电层覆盖成像像素使得入射光穿过导电层到达光电二极管。第二偏置电压可不同于第一偏置电压。第二偏置电压可以低于第一偏置电压。第一时段可包括图像获取时段，在该时段中，光电二极管收集电荷，第二时段可包括读出时段，在该时段中，使用转移门将电荷转移出光电二极管。

前述内容仅是对本实用新型原理的示例性说明，因此本领域技术人员可以在不脱离本实用新型的精神和范围的前提下进行多种修改。

Claims (17)

1.一种成像像素，其特征在于包括：

衬底；

光电二极管，所述光电二极管形成于所述衬底上；

导电层，所述导电层覆盖所述成像像素，使得入射光穿透所述导电层到达所述光电二极管；以及

偏置电压供电线路，所述偏置电压供电线路耦接到所述导电层并且向所述导电层提供偏置电压。

2.根据权利要求1所述的成像像素，其特征在于所述导电层包括多晶硅。

3.根据权利要求1所述的成像像素，其特征在于所述导电层包括选自由以下材料构成的组：铝、钨和氧化铟锡。

4.根据权利要求1所述的成像像素，其特征在于所述导电层包括金属网。

5.根据权利要求1所述的成像像素，其特征在于所述成像像素包括掺杂硅，并且其中所述掺杂硅被弯曲以形成用于所述成像像素的微镜头。

6.根据权利要求5所述的成像像素，其特征在于还包括：

至少一个反型层，所述反型层形成于所述掺杂硅上，并且插入在所述掺杂硅和所述导电层之间。

7.根据权利要求6所述的成像像素，其特征在于所述至少一个反型层包括选自由以下项构成的组中的至少一个层：二氧化铪层和五氧化二钽层。

8.根据权利要求1所述的成像像素，其特征在于所述成像像素为背照式成像像素，所述成像像素还包括：

反射器，所述反射器形成于所述成像像素的前侧。

9.根据权利要求1所述的成像像素，其特征在于所述导电层形成于所述成像像素的后侧，所述成像像素还包括：

额外的导电层，所述额外的导电层形成于所述成像像素的前侧，其中所述额外的导电层耦接到所述偏置电压供电线路。

10.根据权利要求1所述的成像像素，其特征在于所述导电层形成于所述成像像素的后侧，所述成像像素还包括：

额外的导电层，所述额外的导电层形成于所述成像像素的前侧，其中所述额外的导电层耦接到额外的偏置电压供电线路，所述额外的偏置电压供电线路提供与所述偏置电压供电线路不同的偏置电压。

11.根据权利要求1所述的成像像素，其特征在于所述偏置电压供电线路被配置为在图像获取时段向所述导电层提供所述偏置电压，其中所述偏置电压供电线路被配置为在读出时段向所述导电层提供额外的偏置电压，并且其中所述额外的偏置电压低于所述偏置电压。

12.一种具有成像像素阵列的图像传感器，其特征在于所述图像传感器包括：

掺杂硅衬底；

注入区域，所述注入区域形成于所述掺杂硅衬底上；

外延硅，所述外延硅形成于所述注入区域上，其中所述外延硅具有在所述成像像素阵列的每个成像像素之间形成沟槽的蚀刻部分；

导电层，所述导电层形成于所述外延硅上，使得入射光穿透所述导电层到达所述外延硅；以及

偏置电压供电线路，所述偏置电压供电线路耦接到所述导电层并且向所述导电层提供偏置电压。

13.根据权利要求12所述的图像传感器，其特征在于还包括：

掺杂隔离区域，所述掺杂隔离区域形成于所述注入区域中，其中所述掺杂隔离区域形成于所述成像像素阵列的每个成像像素之间，使得所述外延硅中的所述沟槽与所述掺杂隔离区域重叠。

14.根据权利要求12所述的图像传感器，其特征在于所述注入区域具有在所述成像像素阵列的每个成像像素之间形成额外沟槽的蚀刻部分，使得所述外延硅中的所述沟槽与所述额外的沟槽重叠。

15.根据权利要求12所述的图像传感器，其特征在于还包括：

反型层，所述反型层插入到所述导电层和所述外延硅之间。

16.根据权利要求12所述的图像传感器，其特征在于所述成像像素阵列包括第一行成像像素，并且其中所述导电层仅覆盖所述第一行成像像素。

17.根据权利要求12所述的图像传感器，其特征在于所述成像像素阵列包括第一行成像像素和额外的多行成像像素，其中所述导电层覆盖所述第一行成像像素，所述图像传感器还包括：

多个额外的导电层，其中所述多个额外的导电层中的每个导电层覆盖所述额外的多行成像像素中对应的成像像素行；以及

多个额外的偏置电压供电线路，其中所述多个额外的偏置电压供电线路中的每个偏置电压供电线路耦接到所述多个额外的导电层中对应的导电层。