CN206350013U - 数字飞控转换器 - Google Patents

Abstract

本实用新型涉及飞机机载设备技术领域，具体涉及一种数字飞控转换器，包括壳体、电源模块和控制模块。电源模块和控制模块置于壳体内，控制模块包括飞控数据接收解调单元、中央控制单元、数据输出单元，数据接收解调单元与中央控制单元连接，中央控制单元还与数据输出单元连接。本实用新型实现了1553B数据与以太网两种数据总线之间的转换。

Description

数字飞控转换器

技术领域

本实用新型涉及飞机机载设备技术领域，具体涉及一种数字飞控转换器。

背景技术

当今飞机的机载数据总线发展迅速，低速率的总线数据传输难以满足机载大数据时代的技术要求。目前，机载数据总线的研究逐渐转移到了新一代航电数据总线—航空电子全双工交换式以太网上，即AFDX(Avionics Full-Duplex Switched Ethernet)。AFDX的开发是基于商业以太网的标准，采用目前已被广泛接受的IEEE802.3/IP/UDP协议(UserData Protocol用户数据报协议)。AFDX能提供很高的数据传输速率，以及大幅度减轻机上电缆重量，易于航空电子子系统的维护升级等。与传输速率为1Mbps的MIL-STD-1553B总线标准及传输速率为100Kbps的ARINC 429总线标准相比，AFDX的传输速率远远高于它们，其主要特性能够满足未来大数据主干网络的通信需求。

然而，在某些机载航电系统内部仍然采用较成熟的MIL-STD-1553B、ARINC 429等总线标准，由于其具有较高的可靠性和灵活性，仍广泛应用在多种飞机上，是现今最主要的机载航电系统数据总线。在新的数据总线出现之后，这些系统中使用原有的总线标准，不能够与新的以太网类型的主系统进行数据交互。因此，在采用多种数据总线结构的机载航电系统中，原有数据总线与以太网类型的数据总线之间的数据转换问题便凸现出来。

因此，需要一种设备来解决在多种总线标准混合使用的机载航电系统中，可实现将现今使用的MIL-STD-1553B数据总线与机载IENA数据包格式的以太网类型的数据总线之间进行转换的目的。

实用新型内容

本实用新型提供一种数字飞控转换器，以解决现有技术中，在多种总线标准混合使用的机载航电系统中，如何将现今使用的MIL-STD-1553B数据总线与以太网类型的数据总线之间进行转换的问题。

本实用新型提供一种数字飞控转换器，包括壳体、电源模块和控制模块，所述电源模块和所述控制模块置于所述壳体内，所述电源模块包括AC/DC适配器和DC/DC电源单元，所述AC/DC适配器与所述DC/DC电源单元连接；所述控制模块包括飞控数据接收解调单元、中央控制单元、数据输出单元，所述数据接收解调单元与所述中央控制单元连接，所述中央控制单元还与所述数据输出单元连接。

作为本实用新型的优选方式，所述AC/DC适配器将输入电源转换为5V直流电，所述DC/DC电源单元将5V直流电转换为3.3V直流电。

作为本实用新型的优选方式，所述飞控数据接收解调单元包括6个彼此独立的数据接收逻辑模块，以及AXI总线、ARM处理器和100％帧格式存储器，每个所述数据接收逻辑模块与所述AXI总线连接，所述AXI总线还与所述ARM处理器连接，所述ARM处理器还与所述100％帧格式存储器连接。

作为本实用新型的优选方式，所述数据接收逻辑模块包括1553B总线接口、1553B总线解码逻辑、100％帧格式存储器、接收时序产生控制器，所述1553B总线接口与所述1553B总线解码逻辑连接，所述1553B总线解码逻辑还与所述100％帧格式存储器连接，所述接收时序产生控制器与所述1553B总线接口连接，所述接收时序产生控制器还与所述100％帧格式存储器连接；所述数据接收逻辑模块通过所述100％帧格式存储器与所述AXI总线连接。

作为本实用新型的优选方式，所述中央控制单元与所述飞控数据接收解调单元共用所述ARM处理器，所述中央控制单元还包括100％参数输出逻辑模块、DDR3内存、NorFlash存储器、JTAG调试器、40M晶振电路，所述100％参数输出逻辑模块、DDR3内存、NorFlash存储器、JTAG调试器、40M晶振电路分别与所述ARM处理器连接，所述100％参数输出逻辑模块还与所述100％帧格式存储器连接。

作为本实用新型的优选方式，数据输出单元包括网络控制器、网络物理层、网络变压器、25M晶振电路，所述网络控制器与所述网络物理层连接，所述网络物理层还与网络变压器、25M晶振电路连接，所述网络控制器还与所述100％参数输出逻辑模块连接。

作为本实用新型的优选方式，所述壳体上设有工作状态指示灯和6个数据流量状态指示灯，所述工作状态指示灯与所述网络控制器连接，6个彼此独立的所述数据接收逻辑模块中的所述1553B总线解码逻辑均连接有所述数据流量状态指示灯。

本实用新型提供的数字飞控转换器在设计上分为飞控数据接收解调单元、中央控制单元、数据输出单元。其可实现对电传及自动飞控计算机输出的符合MIL-STD-1553B总线协议、RS422电平标准的飞控数据进行实时接收解码、总线转换。数据经过飞控数据接收解调单元、中央控制单元的处理，将多路飞控数据总线数据汇聚，形成一路以太网总线接口输出的飞控网络数据包，最终由数据输出单元输出，PC上位机通过以太网总线实时接收飞控数据并进行记录、监控。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例数字飞控转换器的设计框图；

图2为本实用新型实施例中的主控制模块的设计框图；

图3为本实用新型实施例中的数据接收逻辑模块的设计框图；

图4为本实用新型实施例中的数据接收逻辑模块的功能原理框图；

图5为本实用新型实施例中的数据输出单元的设计框图。

图6为本实用新型实施例中的壳体结构示意图。

其中，1、数据流量状态指示灯，2、电源指示灯，3、工作状态指示灯，4、壳体。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

参照图1及图6所示，本实用新型实施例公开了一种数字飞控转换器，包括壳体4、电源模块和控制模块。电源模块和控制模块置于壳体4内，受壳体4的保护，使其免遭外界碰撞、电磁干扰等不利因素的影响。电源模块包括AC/DC适配器和DC/DC电源单元，AC/DC适配器与DC/DC电源单元连接。AC/DC适配器用于将输入的220V～50Hz的电源转换为5V直流电，DC/DC电源单元进一步将5V直流电转换为3.3V直流电，进而为数字飞控转换器的各部分供电。

控制模块包括飞控数据接收解调单元、中央控制单元、数据输出单元。数据接收解调单元与中央控制单元连接，中央控制单元还与数据输出单元连接。

参照图3和图4所示，飞控数据接收解调单元包括6个彼此独立的数据接收逻辑模块，以及AXI总线、ARM处理器和100％帧格式存储器。每个数据接收逻辑模块均与AXI总线连接，AXI总线还与ARM处理器连接，ARM处理器还与100％帧格式存储器连接。

每个数据接收逻辑模块包括1553B总线接口、1553解码逻辑、100％帧格式存储器、接收时序产生控制器。具体地，1553B总线接口与1553B总线解码逻辑连接，接收时序产生控制器与1553B总线接口连接，接收时序产生控制器还与100％帧格式存储器连接。数据接收逻辑模块通过100％帧格式存储器与AXI总线连接。

参照图2所示，中央控制单元包括ARM处理器、100％参数输出逻辑模块、DDR3内存、Nor Flash存储器、JTAG调试器、40M晶振电路。100％参数输出逻辑模块、DDR3内存、NorFlash存储器、JTAG调试器、40M晶振电路分别与ARM处理器连接。100％参数输出逻辑模块还与100％帧格式存储器连接。

优选地，本实施例控制模块的处理器平台选用Xilinx ZedBoard开发平台，该平台的核心处理器采用ARM+FPGA系统结构。

参照图2及图5所示，数据输出单元包括网络控制器、网络物理层、网络变压器、25M晶振电路。网络控制器与网络物理层连接，网络物理层还与网络变压器、25M晶振电路连接。网络控制器还与100％参数输出逻辑模块连接。

本实用新型的设计思路为，根据飞控计算机规定的接口控制文件(InterfaceControl Document，ICD)，数字飞控转换器的前端接收飞机数字飞控计算机系统输出的6路数据，该数据采用MIL-STD-1553B总线(下简称1553B总线)协议与RS422电平标准。通过intersil公司开发的专用解调芯片对符合1553总线的飞控数据进行解调。使用Xilinx公司Zynq系列FPGA芯片作为主控与硬件逻辑模块，通过FPGA搭建硬件逻辑，控制1553B总线解码逻辑，将串行数据转换成并行数据并根据数据块大小存放在100％帧格式存储器中。检测到数据块结束后将采集到的一包数据块通过FPGA内部的AXI总线发送给ARM处理器。在ARM处理器中将接收到的1553B总线数据块进行IENA数据格式组包，在其数据包头位置添加通道识别字(用来标识数据块)、系统时间计数字、包大小等数据。最终将组建好的数据包通过UDP广播形式发出。对于同时到达的1553B总线数据块按照数据块到达的时间顺序生成100％飞控网络数据包，形成标准的IENA以太网数据格式进行传输。

1553B总线接口主要完成1553B总线数据接收任务，其结构包括1553B总线协议芯片、总线电平转换电路，作用是将控制信号、状态信号和数据信号进行电平转换，以备与处理器之间进行数据传输。

数据经1553B总线接口后，进入1553B总线解码逻辑，1553B总线解码使用专用解调芯片HD4-15530-9完成，解码逻辑主要是控制此解码芯片按照规定逻辑正常工作。1553B总线解码逻辑按时序采集数字飞控总线上的数据，同时能够检测接收到的数字飞控总线数据块的块头和块尾信息，确保数据块完整接收，并且对数据块的长度进行计数，最后将整个数据块和长度信息传输至100％帧格式存储器。当100％帧格式存储器缓存到完整的数据块后产生相应的中断信号，通知其后的数据输出模块，将其缓存的数据块读走。

图4表示为6路数据通道中的某一通道的数据接收逻辑模块，为了解调出有效的数据，首先要将具有1553B总线特性的数据流，经1553B接口转换成通用的16位NRZ-L的串行码。数据经1553B总线接口转换后，1553B总线解码逻辑产生相应时序的控制信号，从1553B总线接口接收一路1553DATAX[15:0]数据(X＝0、1、2、3、4、5)。因为数字飞控总线信号以数据块(1个命令字+256个数据字)的形式进行传输，所以需将接收到的数据进行数据块检测，检测出该数据块的块头与块尾信息，从而能够判断出是否接收到了一个完整的数据块。通过时序产生控制器产生100％帧格式处理器写入信号，将数据缓存至100％帧格式存储器中。当检测到数据块尾信息后，即表示100％帧格式存储器缓存了一个完整的数据块。随后，立即产生中断信号CHXINT，通知后端相应输出电路，将100％帧格式存储器缓存的数据DATAX[15:0]读走，同时能够获取相应的通道号CHX[2:0]。

检测到数据块结束后将采集到的一包数据块通过FPGA内部的AXI总线发送给ARM处理器。在ARM处理器中将接收到的1553B数据块进行IENA数据格式组包，在其数据包头位置添加通道识别字(用来标识数据块)、系统时间计数字、包大小等数据。

ARM处理器控制系统实时控制数据采集模块控制信号，它的存储单元包NOR FLASH存储器和其内部的RAM。主要功能是从NOR FLASH里取出数据接收板的配置文件，初始化接收板。飞控数据经过1553B总线解码逻辑，最后将数据块放入100％帧格式存储器中，并发出中断信号，等待ARM处理器软件控制总线读取数据。

100％帧格式存储器主要功能是将接收到数字飞控总线数据块的数据，按照ICD文件要求，添加数据块头、时间信息等，各通道数据分别独立存储在对应的帧格式100％帧格式存储器中，存满一个完整的数据块之后，等待处理器通过AXI总线读取100％帧格式存储器中的1553B总线数据块。

中央控制单元包括ARM处理器、100％参数输出逻辑模块、DDR3内存、Nor Flash存储器、JTAG调试器、40M晶振电路。其中，Nor Flash存储器：非易失性存储器，用于存储转换器的系统软件程序、FPGA硬件逻辑以及转换器的配置文件等；DDR3存储器：用于扩展处理器的内存和缓存空间；JTAG调试器：用于控制模块处理器的软件调试、硬件仿真和程序加载等；40MHz晶振：转换器的外部时钟源；100％参数输出逻辑模块：判断6个通道数据中断信号，根据中断通道号，通过FPGA内部AXI总线读取对应通道的100％帧格式处理器数据到ARM处理器。

100％飞控网络数据包是在处理器组成的网络数据包，通过以太网接口输出。参照图2及图5所示，数据输出单元包括网络控制器、网络物理层、网络变压器、25M晶振电路。网络控制器：在FPGA内部搭建MAC IP核通过MII接口将数据发送给PHY物理层芯片。网络物理层芯片建立网络通信的物理层电路，在本实施例中，使用TI公司的DP83640芯片，与FPGA内的MAC IP核连接，用于网络数据包的传输。网络变压器：介于PHY物理芯片和RJ45网口之间，用于增强信号，使其传输更远，并且具有隔离功能，抗外部干扰。25M晶振：网络物理层芯片的外部时钟源。

壳体4上设有工作状态指示灯3和6个数据流量状态指示灯1，以及电源指示灯2。工作状态指示灯3与网络控制器连接，用于显示数字飞控转换器的工作状态，工作状态指示灯3亮时表示有数据输出。每个数据流量状态指示灯1分别与所述6个彼此独立的数据接收逻辑模块中的1553解码逻辑连接，用于显示6路数据接收逻辑模块的工作状态，数据流量状态指示灯1亮时表示该通道的数据接收逻辑模块处于工作状态。因此，操作人员可以根据数据流量状态指示灯1、工作状态指示灯3判断数字飞控转换器的工作状态。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (7)

1.一种数字飞控转换器，其特征在于，包括壳体、电源模块和控制模块，所述电源模块和所述控制模块置于所述壳体内，所述电源模块包括AC/DC适配器和DC/DC电源单元，所述AC/DC适配器与所述DC/DC电源单元连接；所述控制模块包括飞控数据接收解调单元、中央控制单元、数据输出单元，所述数据接收解调单元与所述中央控制单元连接，所述中央控制单元还与所述数据输出单元连接。

2.根据权利要求1所述的数字飞控转换器，其特征在于，所述AC/DC适配器将输入电源转换为5V直流电，所述DC/DC电源单元将5V直流电转换为3.3V直流电。

3.根据权利要求1所述的数字飞控转换器，其特征在于，所述飞控数据接收解调单元包括6个彼此独立的数据接收逻辑模块，以及AXI总线、ARM处理器和100％帧格式存储器，每个所述数据接收逻辑模块与所述AXI总线连接，所述AXI总线还与所述ARM处理器连接，所述ARM处理器还与所述100％帧格式存储器连接。

4.根据权利要求3所述的数字飞控转换器，其特征在于，所述数据接收逻辑模块包括1553B总线接口、1553B总线解码逻辑、100％帧格式存储器、接收时序产生控制器，所述1553B总线接口与所述1553B总线解码逻辑连接，所述1553B总线解码逻辑还与所述100％帧格式存储器连接，所述接收时序产生控制器与所述1553B总线接口连接，所述接收时序产生控制器还与所述100％帧格式存储器连接；所述数据接收逻辑模块通过所述100％帧格式存储器与所述AXI总线连接。

5.根据权利要求4所述的数字飞控转换器，其特征在于，所述中央控制单元与所述飞控数据接收解调单元共用所述ARM处理器，所述中央控制单元还包括100％参数输出逻辑模块、DDR3内存、Nor Flash存储器、JTAG调 试器、40M晶振电路，所述100％参数输出逻辑模块、DDR3内存、Nor Flash存储器、JTAG调试器、40M晶振电路分别与所述ARM处理器连接，所述100％参数输出逻辑模块还与所述100％帧格式存储器连接。

6.根据权利要求5所述的数字飞控转换器，其特征在于，数据输出单元包括网络控制器、网络物理层、网络变压器、25M晶振电路，所述网络控制器与所述网络物理层连接，所述网络物理层还与网络变压器、25M晶振电路连接，所述网络控制器还与所述100％参数输出逻辑模块连接。

7.根据权利要求6所述的数字飞控转换器，其特征在于，所述壳体上设有工作状态指示灯和6个数据流量状态指示灯，所述工作状态指示灯与所述网络控制器连接，6个彼此独立的所述数据接收逻辑模块中的所述1553B总线解码逻辑均连接有所述数据流量状态指示灯。