CN205788169U - 一种基于fpga的biss‑c协议通用控制器 - Google Patents

Abstract

本实用新型公开了一种基于FPGA的BISS‑C协议接口控制器，包括：帧收发器，寄存器堆，存储控制器、单周期执行器数据的先入先出队列SCDA_FIFO存储器，单周期传感器数据先入先出队列SCDS_FIFO存储器，所述存储控制器包括外部通道信息只读存储器NDT_ROM接口，连接外部通道信息只读存储器NDT_ROM，所述NDT_ROM存放多个从设备的多个通道描述信息。

Description

一种基于FPGA的BISS-C协议通用控制器

【技术领域】

本实用新型涉及支持BISS-C协议的控制器领域。

【背景技术】

长期以来，编码器制造商靠模拟信号或简单数字增量信号接口传送位置信息。随着时间的流逝和编码器技术的发展，带新处理方法和高集成度，让编码器生成高分辨率位置数据，而且增加了先进的功能例如命令，寄存器通信等等。因此需要实现一个新的接口，带能适合此高端设备的特性。SSI是一个过时的工业标准，无法满足制造商的速度和功能要求。少数制造商推出了自己的协议，但是封闭性很强，不同牌子产品存在不兼容性。2002年iC-Haus推出BiSS开放接口。BiSS目的是提供给传感器和执行器的双向快速通信标准，而且保留与SSI(Synchronous Serial Interface)标准接口硬件兼容。在超过10年的时间里BiSS使用不断的发展，目前超过300家授权设备制造商，包括工业领先如巴鲁夫(Balluff)，堡盟(Baumer)，丹纳赫(Danaher Motion)，库伯勒(Kübler)，亨士乐(Hengstler)，倍加福(Pepperl+Fuchs)，雷尼绍(Renishaw)，施耐德电气(SchneiderElectric)，安川电机(Yaskawa)，禹衡光学(Yuheng Optics)和其它在使用BiSS接口。

BiSS接口是专用实时传感器和执行器接口，具有开放(Open source)、连接简易、带宽高、应用灵活(可采用单向总线和双向总线)、支持线延迟补偿和最远100m的距离传输、支持安全功能、组网功能、支持电子设备描述。目前BISS-C控制器主要有三种实现方案：1.基于专用集成电路芯片的实现方案，iC-Haus提供了iC-MB3和iC-MB4集成电路，包含所有BiSS协议功能此芯片通过单片机的串行或并行接口控制；TI等半导体公司也将BISS控制器集成到其DSP或单片机芯片中。2.基于FPGA的实现方案，iC-Haus还提供VHDL IP核，包含BiSS协议功能，可简单集成在制造商的FPGA或CPLD硬件中。国内外也有很多工程师基于FPGA实现了简单的BICC控制器。3.基于单片机GPIO的实现，通过软件的方式来实现BISS协议。

但是，现有的控制器实现方案普遍存在集成度不高的问题。例如，iC-MB3仅仅支持3个从设备；而iC-MB4仅仅支持8个从设备。iC-Haus提供的IP核与这两款芯片支持从设备的能力相当。而基于单片机GPIO的方案如果要支持大量的从设备，则需要付出更加昂贵的成本。在一些特殊的场合(例如控制几十条机械手臂的控制器，多个通道PLC等)，这些BISS-C总线控制器已经不能满足扩展大量从节点的要求。现有的控制器之所以只支持少量的从节点，是由于早期市场上BISS-C设备不多，对支持大量从节点的控制器需求不明显。然而，由于BISS-C协议的突出技术优势，吸引了越来越多的厂商支持BISS-C协议，越来越多的设备支持BISS-C协议，因此，支持大量从设备的BISS-C控制器将会有更大的需求。

【实用新型内容】

本实用新型要解决现有BISS-C控制器支持的从设备数量有限的问题。为达到此目的，设计了一个基于FPGA的BISS-C控制器,能够最多支持128个从设备。另外，还提出了一种鉴别正确的通道参数ROM的方法，确保作为主设备的BISS-C控制器与从设备连接的安全性。

本实用新型提出的BISS-C协议接口控制器，包括：帧收发器，寄存器堆，存储控制器、单周期执行器数据的先入先出队列SCDA_FIFO存储器，单周期传感器数据先入先出队列SCDS_FIFO存储器,存储控制器，

其中，寄存器堆具有供外部访问的寄存器访问接口，所述寄存器堆与所述帧收发器、存储控制器连接，存放所述帧收发器、存储控制器的状态和控制信息；

所述存储控制器包括与外部通道信息只读存储器NDT_ROM接口、单周期执行数据随机存储器SCDA_RAM接口、单周期传感器数据随机存储器SCDS_RAM接口，分别与外部通道信息只读存储器NDT_ROM、单周期执行器数据随机存储器SCDA_RAM和单周期传感器数据随机存储器SCDS_RAM连接，其中，所述NDT_ROM存放多个从设备的多个通道描述信息，所述SCDA_RAM存放用于存放所有通道在下一帧将要传输的执行器数据，所述SCDS_RAM存放所有通道在一帧传输结束时采集的传感数据；

所述存储控制器与所述SCDA_FIFO存储器连接，所述SCDA_FIFO存储器与所述帧收发器连接，所述存储控制器将从SCDA_RAM接口获取的执行器数据通过所述SCDA_FIFO存储器传送给帧收发器，所述帧收发器通过所述SCDS_FIFO存储器将接收的传感数据传送给存储控制器，并由存储控制器通过SCDS_RAM接口传送给所述SCDS_RAM。

优选的，所述协议接口控制器用FPGA实现。

优选的，所述帧收发器还包括：线延迟补偿单元、帧发送单元和帧接收单元。

优选的，所述存储控制器还包括：通道参数解析单元、通道参数先入先出存储器、发送数据流单元和接收数据流单元。

优选的，还包括安全指示灯和一安全检测使能引脚，当需要检测所述NDT_ROM中数据的安全性时，将安全检测使能引脚接高电平，使得所述协议接口控制器进入安全检测模式，具体还包括下述步骤：

(1)通道参数解析单元读取NDT_ROM中指定位置存放的安全参数；

(2)如果该安全参数不存在，退出读取NDT_ROM的工作状态，并通过安全指示灯发出报警信号，提示该NDT_ROM不是安全的存储器；

(3)如果成功读取该安全参数，通过安全指示灯闪烁，闪烁的频率与安全参数相等；判断灯闪烁频率是否符合用户定义的频率；如果符合，将安全检测使能引脚接入低电平，停止安全指示灯的闪烁，不再读取安全参数，退出安全检测模式，继续读取NDT_ROM中的其他数据；如果不符合，安全检测使能引脚继续接入高电平，保持安全检测模式，重复步骤(1)-(3)，继续读取安全参数和检测功能。利用安全检测模式，可以帮助用户鉴别NDT_ROM中的通道参数是否与作为主设备的协议控制器和与作为从设备的传感器相匹配。

优选的，所述NDT_ROM为外接的ROM存储器，所述外接的ROM存储器存储多个从设备的多个通道描述信息，每个通道描述信息占用8个字节，包括通道数据负载长度，CRC多项式、CRC初值、执行器数据在所述SCDA_RAM中的首地址，传感器数据在所述SCDA_RAM的首地址。

优选的，所述多个通道最大为128个通道。

优选的，所述NDT_ROM接口、SCDA_RAM接口和SCDS_RAM接口均集成在所述接口控制器中，且以FPGA实现。

优选的，所述寄存器堆由一组寄存器组成，每个寄存器存储8bit信息，所述每个寄存器用于精细控制整个控制器的工作模式或者反映所述接口控制器的内部工作状态。

优选的，所述SCDA_FIFO存储器的数据位数为1bit，深度可达32，用于存储待发送的数据位流；所述SCDS_FIFO存储器的数据位数为1bit，深度可达32，用于存储接收到的传感器数据码流。

优选的，所述存储控制器在每帧开始后开始工作，直到一帧传输完成，所述通道参数解析单元负责从所述NDT_ROM顺序读取每个通道的信息，存储到所述通道参数先入先出存储器中，所述信息用于指导发送数据流单元从所述SCDA_RAM读取通道的执行器数据，并计算生成CRC压入所述SCDA_FIFO存储器，所述接收数据流单元从通道参数先入先出存储器读取一个通道的参数信息，并从所述SCDS_FIFO存储器接收该通道的传感器数据，进行CRC校验并存储到所述SCDS_RAM中。

优选的，所述帧收发器可工作在点对点模式或总线模式，所述帧收发器包括下述外部接口：主器件数据输出接口BISS_MO，主器件时钟输出接口BISS_MA，从器件数据输入接口BISS_SL。

优选的，当处于所述点对点模式下，所述BISS_MO始终驱动输出0电平。

优选的，当处于所述总线模式下，执行器数据从BISS_MO输出给从设备。

优选的，在所述点对点模式或者总线模式下，所述BISS_MA都作为总线时钟信号，所述BISS_SL都作为传感器数据输入信号。

优选的，所述线延迟补偿模块用于检测线传输延迟，补偿FPGA时序，并对所述BISS_SL信号进行同步和采样对齐处理，确保内部采样到的所述BISS_SL信号没有亚稳态和跳变沿附近采样到的错误值。

优选的，所述帧发送单元负责发送执行器数据，所述帧接收单元负责产生总线时钟和接收传感数据。

优选的，所述协议接口控制器以IP核的形式实现，通过寄存器访问接口配置支持的通道数量、帧周期、总线时钟周期信息。

【附图说明】

此处所说明的附图是用来提供对本实用新型的进一步理解，构成本实用新型的一部分，但并不构成对本实用新型的不当限定，在附图中：

图1是用本实用新型提出的BISS-C协议接口控制器的系统结构图；

图2是本实用新型的一个点到点连接模式；

图3是本实用新型的一个总线连接模式。

【具体实施方式】

下面将结合附图以及具体实施例来详细说明本实用新型，其中的示意性实施例以及说明仅用来解释本实用新型，但并不作为对本实用新型的不当限定。

本实用新型控制器整体设计结构紧凑，功能强大，应用灵活。可以方便的集成到xlinx、Altera、Lattice等主流的FPGA器件中，既可以直接集成到verilog电路中，也可以进一步封装成处理器的外设IP核使用。以Lattice FPGA(型号为：LCMXO2-1200HC-4TG100C)实现的本实用新型的BISS-C协议控制器，其中，FPGA的寄存器资源的占有率为28％，SLICE资源的使用率为58％，LUT4资源的使用率为57％，满足设计要求。

参见图1，是本实用新型的系统架构图，包括帧收发器，寄存器堆，存储控制器、单周期执行器数据的先入先出队列SCDA_FIFO存储器，单周期传感器数据先入先出队列SCDS_FIFO存储器,存储控制器，其中，寄存器堆具有供外部访问的寄存器访问接口，所述寄存器堆与所述帧收发器、存储控制器连接，存放所述帧收发器、存储控制器的状态和控制信息；所述存储控制器包括与外部通道信息只读存储器NDT_ROM接口、单周期执行数据随机存储器SCDA_RAM接口、单周期传感器数据随机存储器SCDS_RAM接口，分别与外部通道信息只读存储器NDT_ROM、单周期执行器数据随机存储器SCDA_RAM和单周期传感器数据随机存储器SCDS_RAM连接，其中，所述NDT_ROM存放多个从设备的多个通道描述信息，所述SCDA_RAM存放用于存放所有通道在下一帧将要传输的执行器数据，所述SCDS_RAM存放所有通道在一帧传输结束时采集的传感器数据；所述存储控制器与所述SCDA_FIFO存储器连接，所述SCDA_FIFO存储器与所述帧收发器连接，所述存储控制器将从SCDA_RAM接口获取的执行器数据通过所述SCDA_FIFO存储器传送给帧收发器，所述帧收发器通过所述SCDS_FIFO存储器将接收的传感器数据传送给存储控制器，并由存储控制器通过SCDS_RAM接口传送给所述SCDS_RAM。

其所述帧收发器包括：线延迟补偿单元、帧发送单元和帧接收单元。所述存储控制器包括：通道参数解析单元、通道参数先入先出存储器、发送数据流单元和接收数据流单元。

所述NDT_ROM可外接一个ROM存储器，外接ROM存储器可以存储多个从设备的多个通道描述信息，每个通道描述信息占用8个字节，包括通道数据负载长度，CRC多项式、CRC初值、执行器数据在所述SCDA_RAM中的首地址，传感器数据在所述SCDA_RAM的首地址。通道数量可由用户设置，最大为128个。

在实际应用中，常常需要更换不同的从设备，因而需要配置不同的通道参数，这些通道参数均预先保存在NDT_ROM中，但随着从设备越来越多，适应不同从设备的NDT_ROM的版本也越来越多，这就会出现不好判断哪个NDT_ROM版本是所需要的。虽然可以通过在存储器的表面贴上标签的方式来区分，但往往会由于标签丢失，或者没有及时更新标签，使得标签的信息与NDT_ROM中的信息不匹配，仍会出现选择错误的NDT_ROM版本的情况发生。为解决上述技术问题，以本实用新型还增加了协议控制器的安全检测模式的功能，通过对NDT_ROM中安全参数检测和显示来帮助用户识别所需的NDT_ROM。在所述的BISS-C协议接口控制器上设置一个安全指示灯和一安全检测使能引脚，当需要检测所述NDT_ROM中数据的安全性时，可将安全检测使能引脚接高电平，使得BISS-C协议接口控制器进入安全检测模式，具体包括下述步骤：

(1)通道参数解析单元读取NDT_ROM中指定位置存放的安全参数；

(2)如果该安全参数不存在，退出读取NDT_ROM的工作状态，并通过安全指示灯发出报警信号，提示该NDT_ROM不是安全的存储器；

(3)如果成功读取该安全参数，通过安全指示灯闪烁，闪烁的频率与安全参数相等；判断灯闪烁频率是否符合用户定义的频率；如果符合，将安全检测使能引脚接入低电平，退出安全检测模式，不再读取安全参数，而继续读取NDT_ROM中的其他数据；如果不符合，安全检测使能引脚继续接入高电平，保持安全检测模式，重复步骤(1)-(3)，继续读取安全参数和执行检测功能。

所述寄存器堆由一组寄存器组成，每个寄存器存储8bit信息，所述每个寄存器用于精细控制整个控制器的工作模式或者反映所述接口控制器的内部工作状态。将BISS-C协议接口控制器接入到计算机系统中时，通过设置和读取寄存器中的数值，能够控制接口控制器的工作模式，和了解接口控制器的状态。

所述SCDA_FIFO存储器的数据位数为1bit，深度可达32，用于存储待发送的数据位流；所述SCDS_FIFO存储器的数据位数为1bit，深度可达32，用于存储接收到的传感器数据码流。该存储器采用先入先出的1bit的缓冲方式，可确保数据的输入/输出不会出现拥塞。

存储控制器在每帧开始后开始工作，直到一帧传输完成，通道参数解析单元负责从所述NDT_ROM顺序读取每个通道的信息，存储到所述通道参数先入先出存储器中，通道信息用于指导发送数据流单元从所述SCDA_RAM读取通道的执行器数据，并计算生成循环冗余校验码CRC压入所述SCDA_FIFO存储器，所述接收数据流单元从通道参数先入先出存储器读取一个通道的参数信息，并从所述SCDS_FIFO存储器接收该通道的传感器数据，进行CRC校验并存储到所述SCDS_RAM中。

所述帧收发器包括主器件数据输出接口BISS_MO，主器件时钟输出接口BISS_MA，从器件数据输入接口BISS_SL，可工作在点对点模式或总线模式，其中，所述BISS_MA都作为总线时钟信号，所述BISS_SL都作为传感器数据输入信号。点对点模式下，BISS_MO始终驱动输出0电平，所述总线模式下，执行器数据从BISS_MO输出给从设备。

所述线延迟补偿模块用于检测线传输延迟，补偿FPGA时序，并对所述BISS_SL信号进行同步和采样对齐处理，确保内部采样到的所述BISS_SL信号没有亚稳态和跳变沿附近采样到的错误值。

所述帧发送单元负责发送执行器数据，所述帧接收单元负责产生总线时钟和接收传感数据。

所述协议接口控制器也可以IP核的形式实现，通过寄存器访问接口配置支持的通道数量、帧周期、总线时钟周期信息。

所述协议接口控制器能够完成BISS-C协议的单帧数据传输，也可配合微控制器或其他可编程逻辑实现多帧协议，支持点对点传输功能，支持总线组网传输功能，支持传感器数据和执行器数据的同帧传输，支持线延迟补偿，支持传感数据的CRC校验和执行数据的CRC生成，支持可配置的帧周期和，支持可配置的网络结构，支持可配置的BISS时钟周期，支持可配置的等待时间参数。寄存器访问接口用于控制内部的工作模式和访问内部的工作状态，例如配置帧周期、配置BISS时钟周期、配置点对点工作模式或总线工作模式、配置从设备通道数量、复位控制器、开始或停止帧周期循环等。通过寄存器访问接口，可以使该控制器更加灵活和通用。NDT_ROM接口外接ROM存储漆器，可在FPGA内部实现，该存储器存储了网络上多个从设备的多个通道描述信息(至少一个通道，多达128个通道)。每个通道信息占用8个字节，包括通道数据负载长度，CRC多项式、CRC初值、执行数据在SCDA_RAM的首地址，传感数据在SCDA_RAM的首地址等信息。通道个数记录在寄存器堆的某个寄存器中。SCDA_RAM接口连接SCDA_RAM，可以在FPGA中实现。SCDA_RAM用于存放所有通道在下一帧将要传输的执行器数据。SCDA_RAM可以考虑由微控制器或FPGA逻辑在每帧传输开始前预先存储数据。每个通道的存储地址应该和NDT_ROM中对应通道的首地址一致。对于点对点应用或者没有执行器数据的应用，可以不实现SCDA_RAM,只是简单的把SCDA_RAM的数据总线全部连接到0电平即可。SCDA_RAM最大可配置为2Kbyte，按照每个通道最大8个Byte计算，可以容纳256个通道，SCDS_RAM接口连接SCDS_RAM，可以在FPGA中实现。SCDS_RAM用于存放所有通道在一帧传输结束时采集的传感器数据。SCDA_RAM可以考虑由微控制器或FPGA在每帧传输结束时进行访问和分析。每个通道的存储地址应该和NDT_ROM中对应通道的首地址一致。SCDS_RAM最大可配置为2Kbyte，按照每个通道最多10个Byte(最多包括8Byte数据、2ByteCRC)计算，可容纳204个通道。

参见图2，将BISS-C接口控制器的BISS_MA接口(包括MA+和MA-两根线)与BISS_SL接口(包括SL+和SL-两根线)连接到传感器的对应接口线(如SLO+、SLO-)上。NDT_ROM接口可以连接8字节的外置ROM或8个8bit寄存器，外置ROM中存储传感器的信息。SCDA_RAM可以省略，因此,与SCDA_RAM的数据总线接口恒驱动为0。SCDS_RAM可以根据传感器的帧长度配置最多10个字节的RAM或寄存器。

在复位后，等待40ms，让传感器进入正确的总线状态，然后通过寄存器端口配置与传感器有关的帧周期、总现时序参数，最后启动帧周期传输。

在启动帧周期传输后，BISS-C协议接口控制器定期发起总线时序，读取传感器的传感数据，进行CRC校验，并将传感器的数据连同本地计算的CRC一并写入SCDA_RAM，然后通过脉冲信号通知处理逻辑或单片机处理传感器数据。

参见图3，配置协BISS-C接口控制器的MA(包括MA+和MA-两根线)、MO(包括MO+和MO-两根线)与SL(包括SL+和SL-两根线)与第二个从设备的对应接口连接，第二从设备的MA(包括MO+和MO-两根线)、SLO(包括SLO+和SLO-两根线)和SL(包括SL+和SL-两根线)与第一个从设备连接，作为末端的第一从器件的SLO与SL端连接成环。通过这种方式构成的总线模式，可使得BISS-C接口控制器连接多个传感器。

从设备既可以有传感数据通道，又可以有执行数据通道。NDT_ROM接口可以连接最大1KB(Byte)容量的ROM，其中按先后顺序存储第一从设备、第二从设备、…、第N从设备的所有通道配置信息。在没有执行器数据的情况下，SCDA_RAM可以省略；否则，需要配置最大2KB容量的SCDA_RAM。SCDS_RAM可以根据网络配置最大2Kbyte容量的RAM。

在复位后，先等待至少40ms，让所有从设备进入正确的总线状态，然后通过寄存器端口配置帧周期、总现时序参数，最后启动帧周期传输。在启动帧周期传输后，BISS-C控制器定期发起总线时序。在每个帧周期，BISS控制器先发送脉冲信号通知处理逻辑或外部单片机将执行器数据写入SCDA_RAM。经过一段可配置的时间后，BISS控制器从SCDA_RAM访问数据，并启动总线传输时序。控制器数据和传感器数据将同时传输。接收到的传感器数据连同其本地计算的CRC一并存入SCDS RAM。总线传输完成后，BISS控制器通过脉冲信号通知处理逻辑或单片机处理传感数据。

本领域普通技术人员可以理解上述实施例的全部或部分步骤可以使用计算机程序流程来实现，所述计算机程序可以存储于一计算机可读存储介质中，所述计算机程序在相应的硬件平台上(如系统、设备、装置、器件等)执行，在执行时，包括方法实施例的步骤之一或其组合。可选地，上述实施例的全部或部分步骤也可以使用集成电路来实现，这些步骤可以被分别制作成一个个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。上述实施例中的装置/功能模块/功能单元可以采用通用的计算装置来实现，它们可以集中在单个的计算装置上，也可以分布在多个计算装置所组成的网络上。上述实施例中的装置/功能模块/功能单元以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。上述提到的计算机可读取存储介质可以是只读存储器，磁盘或光盘等。

Claims (17)

1.一种BISS-C协议接口控制器，其特征在于包括：帧收发器，寄存器堆，存储控制器、单周期执行器数据的先入先出队列SCDA_FIFO存储器，单周期传感器数据先入先出队列SCDS_FIFO存储器，其中，寄存器堆具有供外部访问的寄存器访问接口，所述寄存器堆与所述帧收发器、存储控制器连接，用于存放所述帧收发器、存储控制器的状态和控制信息；

所述存储控制器包括外部通道信息只读存储器NDT_ROM接口、单周期执行数据随机存储器SCDA_RAM接口、单周期传感器数据随机存储器SCDS_RAM接口，这些接口分别与外部通道信息只读存储器NDT_ROM、单周期执行器数据随机存储器SCDA_RAM和单周期传感器数据随机存储器SCDS_RAM连接，其中，所述NDT_ROM存放多个从设备的多个通道描述信息，所述SCDA_RAM存放用于存放所有通道在下一帧将要传输的执行器数据，所述SCDS_RAM存放所有通道在一帧传输结束时采集的传感器数据；

所述存储控制器与所述SCDA_FIFO存储器连接，所述SCDA_FIFO存储器与所述帧收发器连接，所述存储控制器将从SCDA_RAM接口获取的执行器数据通过所述SCDA_FIFO存储器传送给帧收发器，所述帧收发器通过所述SCDS_FIFO存储器将接收的传感器数据传送给存储控制器，并由存储控制器通过SCDS_RAM接口传送给所述SCDS_RAM。

2.如权利要求1所述的BISS-C协议接口控制器，其特征在于所述帧收发器还包括：线延迟补偿单元、帧发送单元和帧接收单元。

3.如权利要求2所述的BISS-C协议接口控制器，其特征在于，所述协议接口控制器用FPGA实现。

4.如权利要求1-3任一项所述的BISS-C协议接口控制器，其特征在于还包括一安全指示灯和一安全检测使能引脚，所述存储控制器还包括：通道参数解析单元、通道参数先入先出存储器、发送数据流单元和接收数据流单元；当需要检测所述NDT_ROM中数据的安全性时，所述安全检测使能引脚被接入高电平，通道参数解析单元读取NDT_ROM中指定位置处存放的安全参数，当安全参数存在，则使得安全指示灯以安全参数的频率闪烁，直至用户安全检测使能引脚被接入到低电平后停止闪烁，然后读取NDT_ROM中其他数据；如果安全参数不存在，则安全指示灯报警并禁止读取NDT_ROM中的其他数据。

5.如权利要求4所述的BISS-C协议接口控制器，其特征在于所述NDT_ROM为外接的ROM存储器，所述外接的ROM存储器存储多个从设备的多个通道描述信息，每个通道描述信息占用8个字节，包括通道数据负载长度，CRC多项式、CRC初值、执行器数据在所述SCDA_RAM中的首地址，传感器数据在所述SCDA_RAM的首地址。

6.如权利要求5所述的BISS-C协议接口控制器，其特征在于所述多个通道最大为128个通道。

7.如权利要求5所述的BISS-C协议接口控制器，其特征在于所述NDT_ROM接口、SCDA_RAM接口和SCDS_RAM接口均集成在所述接口控制器中，且以FPGA实现。

8.如权利要求6-7任一项所述的BISS-C协议接口控制器，其特征在于所述寄存器堆由一组寄存器组成，每个寄存器存储8bit信息，所述每个寄存器用于精细控制整个控制器的工作模式或者反映所述接口控制器的内部工作状态。

9.如权利要求8所述的BISS-C协议接口控制器，其特征在于所述SCDA_FIFO存储器的数据位数为1bit，深度可达32，用于存储待发送的数据位流；所述SCDS_FIFO存储器的数据位数为1bit，深度可达32，用于存储接收到的传感器数据码流。

10.如权利要求9所述的BISS-C协议接口控制器，其特征在于所述存储控制器在每帧数据开始后开始工作，直到一帧数据传输完成，所述通道参数解析单元负责从所述NDT_ROM顺序读取每个通道的信息，存储到所述通道参数先入先出存储器中，所述信息用于指导发送数据流单元从所述SCDA_RAM读取通道的执行器数据，并计算生成循环冗余校验码CRC压入所述SCDA_FIFO存储器，所述接收数据流单元从通道参数先入先出存储器读取一个通道的参数信息，并从所述SCDS_FIFO存储器接收该通道的传感器数据，进行CRC校验并存储到所述SCDS_RAM中。

11.如权利要求10所述的BISS-C协议接口控制器，其特征在于所述帧收发器可工作在点对点模式或总线模式，所述帧收发器包括下述外部接口：主器件数据输出接口BISS_MO，主器件时钟输出接口BISS_MA，从器件数据输入接口BISS_SL。

12.如权利要求11所述的BISS-C协议接口控制器，其特征在于当处于所述点对点模式下，所述BISS_MO始终驱动输出0电平。

13.如权利要求11所述的BISS-C协议接口控制器，其特征在于当处于所述总线模式下，执行器数据从BISS_MO输出给从设备。

14.如权利要求12或者13所述的BISS-C协议接口控制器，其特征在于所述BISS_MA都作为总线时钟信号，所述BISS_SL都作为传感器数据输入信号。

15.如权利要求14所述的BISS-C协议接口控制器，其特征在于所述线延迟补偿模块用于检测线传输延迟，补偿FPGA时序，并对所述BISS_SL信号进行同步和采样对齐处理，确保内部采样到的所述BISS_SL信号没有亚稳态和跳变沿附近采样到的错误值。

16.如权利要求15所述的BISS-C协议接口控制器，其特征在于所述帧发送单元负责发送执行器数据，所述帧接收单元负责产生总线时钟和接收传感数据。

17.如权利要求16所述的BISS-C协议接口控制器，所述协议接口控制器以IP核的形式实现，通过寄存器访问接口配置支持的通道数量、帧周期、总线时钟周期信息。