CN205540720U - 处理器互联结构和主板 - Google Patents
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Abstract
本实用新型提供一种处理器互联结构和主板，包括至少四个处理器，每个处理器均包括第一总线控制器和第二总线控制器，所有处理器形成两列或两行矩阵结构；对于两列矩阵结构，每列中相邻的两个处理器通过第一总线控制器相连，首尾两行中每行相邻的两个处理器通过第一总线控制器相连；相邻两行中位于对角的两个处理器通过第二总线控制器相连。本实用新型提供的处理器互联结构和主板可以有效的提高多处理器互联情况下访问较远方位处理器资源的效率。
Description
技术领域
本实用新型涉及计算机技术领域，尤其涉及一种处理器互联结构和主板。
背景技术
随着微电子技术的发展，高性能微处理器的处理能力也处于高速发展阶段。但是，单处理器的性能有限，仅仅依靠单个处理器的处理能力仍然难以满足日益增长的应用需求。处理器互联结构为满足处理器能力的提升提供了一种可行的方案。
目前的处理器互联结构多采用线形或环形互联结构，其中，线形互联结构中各处理器通过总线连接为一条线，该结构使用较少，多应用于两路处理器互联；环形互联结构中各处理器通过总线首尾相连形成一个环形，该结构使用较多，多应用于四路处理器互联。
上述两种互联结构中，线形互联结构在两路处理器互联的情况下没有什么弊端，但是在大于两路处理器互联的情况下，线形两端的处理器互相访问需要跨越线形中间的处理器，从而会导致访问效率低下；相比线形互联结构，环形互联结构的首尾两个处理器可以直接访问，其在一定程度上提高了访问效率，但是在访问较远方位的处理器时访问效率仍然不高，例如：在四路处理器互联结构中，对角的两个处理器互相访问时需要先访问相邻的处理器，然后才能够访问到需要访问的处理器，导致访问效率低下。
实用新型内容
本实用新型提供一种处理器互联结构和主板，用于提高访问效率。
本实用新型提供一种处理器互联结构，包括至少四个处理器，每个处理器均包括第一总线控制器和第二总线控制器；
所有处理器形成两列矩阵结构；每列中相邻的两个处理器通过第一总线控制器相连，首尾两行中每行相邻的两个处理器通过第一总线控制器相连；相邻两行中位于对角的两个处理器通过第二总线控制器相连。
在本实用新型的一实施例中，第一总线控制器和第二总线控制器均为HT总线控制器。
在本实用新型的一实施例中，每个HT总线控制器包括第一通道和第二通道，第一通道和第二通道均包括输入总线和输出总线。
在本实用新型的一实施例中，相连的两个处理器中第一处理器通过第一通道与第二处理器的第二通道相连。
在本实用新型的一实施例中，第一处理器通过第一通道与第二处理器的第二通道相连，具体包括：
第一处理器的第一通道的输入总线与第二处理器的第二通道的输出总线相连，第一处理器的第一通道的输出总线与第二处理器的第二通道的输入总线相连。
在本实用新型的一实施例中，输入总线和输出总线均为8位。
本实用新型还提供一种主板，包括上述任一实施例中的处理器互联结构。
本实施例提供的处理器互联结构和主板，包括至少四个处理器，每个处理器均包括第一总线控制器和第二总线控制器，所有处理器形成两列或两行矩阵结构；以两列矩阵结构为例，每列中相邻的两个处理器通过第一总线控制器相连，首尾两行中每行相邻的两个处理器通过第一总线控制器相连；相邻两行中位于对角的两个处理器通过第二总线控制器相连，从而可以有效的提高多处理器互联情况下访问较远方位处理器资源的效率。
附图说明
图1为本实用新型提供的处理器互联结构实施例一的结构示意图；
图2为本实用新型提供的处理器互联结构实施例二的结构示意图；
图3为图2中HT总线控制器的结构示意图；
图4为图2中处理器的结构示意图；
图5为两个处理器互联的结构示意图。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型实施例涉及的处理器互联结构可以适用于多处理器系统，其旨在解决现有的处理器互联结构中，处理器在访问较远方位的处理器时访问效率低的技术问题。
下面以具体地实施例对本实用新型的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图1为本实用新型提供的处理器互联结构实施例一的结构示意图，如图1所示，本实施例提供的处理器互联结构包括四个处理器(处理器0-处理器3)，每个处理器均包括第一总线控制器(BC0)和第二总线控制器(BC1)；所有处理器形成两列矩阵结构；每列中相邻的两个处理器通过第一总线控制器相连，首尾两行中每行相邻的两个处理器通过第一总线控制器相连；相邻两行中位于对角的两个处理器通过第二总线控制器相连；或者也可以说，所有处理器形成两行矩阵结构；每行中相邻的两个处理器通过第一总线控制器相连，首尾两列中每列相邻的两个处理器通过第一总线控制器相连；相邻两列中位于对角的两个处理器通过第二总线控制器相连。
本实施例是以四路处理器互联结构为例进行示例性说明，上述互联方式可以适用于更多路的处理器互联，具体可以直接纵向或横向扩展，具体的，处理器若为两列矩阵结构，则可以直接纵向扩展；若为两行矩阵结构，则可以直接横向扩展。本实施例中，各处理器可以形成两列矩阵结构或者两行矩阵结构，具体的结构类似，只是处理器的排列方向的不同。为了便于说明，下面以处理器形成两列矩阵结构为例进行示例性说明。
具体的，各处理器可以通过各种系统总线实现互联，例如：HT(HyperTransport)总线、PCI-E(PCI Express)总线、快速通道互联(QuickPathInterconnect，QPI)总线等；处理器上的第一总线控制器和第二总线控制器的功能结构类似，二者具体为处理器采用的系统总线所对应的总线控制器，例如HT总线控制器。另外，图1中为了便于说明处理器间的连接关系，第一总线控制器和第二总线控制器分别设置在处理器的两端，其只是一种示例性说明，并不表示实际处理器结构内部第一总线控制器和第二总线控制器的位置。
本实施例中，每列中相邻的两个处理器通过第一总线控制器相连，首尾两行中每行相邻的两个处理器通过第一总线控制器相连，相邻两行中位于对角的两个处理器通过第二总线控制器相连，即两个处理器相连时通过各自相同位置的总线控制器相连，以保证不同处理器之间的数据一致性，例如：图1中处理器0与处理器1之间都通过各自的第一总线控制器相连，处理器0与处理器3之间都通过各自的第二总线控制器相连。另外，处理器互相访问时具有一定的路由规则，以便于数据访问，上述互联方式中具体的路由规则为：相邻的两个处理器相连时都通过第一总线控制器，位于对角的两个处理器相连时都通过第二总线控制器；当然，本领域技术人员可知，对于一个处理器而言，第一总线控制器和第二总线控制器只是表示处理器上位于不同位置的两个总线控制器，第一总线控制器或第二总线控制器可以是处理器上两个总线控制器中的任意一个。
以四路处理器互联为例，每个处理器作为一个节点，若采用现有技术中的线形互联结构，首端处理器访问尾端处理器时需要跨两个节点，首端处理器访问与尾端处理器相邻的处理器时需要跨一个节点；若采用现有技术中的环形互联结构，首端处理器访问尾端处理器时无需跨节点即可直接访问，但首端处理器访问与对角的处理器时仍需要跨一个节点。而本实施例中，将处理器0作为首端处理器，处理器2作为尾端处理器，处理器0访问处理器2时无需跨节点访问，同时，处理器0访问对角的处理器3时也无需跨节点即可直接访问，相比现有的线形互联结构和环形互联结构，本实施例提供的处理器互联结构有效的提高了多处理器互联情况下访问较远方位处理器资源的效率。
本实施例提供的处理器互联结构，各处理器形成两列或两行矩阵结构；以两列矩阵结构为例，每列中相邻的两个处理器通过第一总线控制器相连，首尾两行中每行相邻的两个处理器通过第一总线控制器相连；相邻两行中位于对角的两个处理器通过第二总线控制器相连，从而可以有效的提高多处理器互联情况下访问较远方位处理器资源的效率。
图2为本实用新型提供的处理器互联结构实施例二的结构示意图，本实施例是上述图1所示实施例的一种具体的实现方式，如图2所示，本实施例中，第一总线控制器和第二总线控制器均为HT总线控制器(即HT0和HT1)。
具体的，HT总线是开源的总线，具有发送、接收各16位宽的总线宽度，双向共32位宽；最高支持2.6GHz频率，数据传输速率可以达到20.8GB/s，本实施例中利用HT总线的低延迟高带宽，实现互联结构中数据的高速传输。
进一步的，每个HT总线控制器包括第一通道和第二通道，第一通道和第二通道均包括输入总线和输出总线，输入总线和输出总线均为8位。
具体的，HT总线可以分为2组来用，即一个HT总线控制器可以分为HT High和HT Low(第一通道和第二通道)两个通道，HT High的发送(输出总线)和接收(输入总线)各8位、HT Low的发送(输出总线)和接收(输入总线)各8位，HT High和HT Low的双向传输均为10.4GB/s，如图3所示，其中，第一通道可以是HT Low，也可以是HT High。
这种总线拆分方式在处理器内部的结构如图4所示，每个处理器内部有两个HT总线控制器，分别为HT0和HT1，这两个总线控制器可以拆分为HT0 High和HT0 Low以及HT1 High和HT1 Low这四组总线。基于上述实施例中所述的路由规则：相邻的两个处理器相连时都通过第一总线控制器，位于对角的两个处理器相连时都通过第二总线控制器；本实施例中，第一总线控制器可以是HT0，也可以是HT1，图2中以第一总线控制器为HT0，第二总线控制器为HT1进行示例性说明。
另外，处理器互相访问时需要设置更为详细的路由规则，以保证数据访问的正确性。上述结构的处理器，两个处理器相连时，可以通过路由设置，设置其中一个处理器通过其任意一个通道与另一个处理器的任意一个通道相连。以相邻的两个处理器为例，即，第一个处理器可以通过HT0 Low与第二个处理器的HT0 Low或HT0 High相连，也可以通过HT0 High与第二个处理器的HT0 Low或HT0 High相连，具体应用时可以任选一种进行设置。
本实施例中，优选的，相连的两个处理器中第一处理器通过第一通道与第二处理器的第二通道相连。
具体的，图5为两个处理器互联的结构示意图，图5以图2中相邻的处理器0和处理器1(第一处理器和第二处理器)互联为例进行说明。如图5所示，处理器0和处理器1之间通过HT0总线控制器相连，具体是处理器0上的HT0 Low与处理器1上的HT0 High相连；同样的，图2中处理器0和处理器3互联时，具体可以是处理器0上的HT1 Low与处理器3上的HT1High相连。这种连接方式便于处理器间路由设置，尤其当扩展为更多路处理器互联时，能够使得路由设置更加的方便。需要说明的是，上述第一处理器和第二处理器只是为了区别两个不同的处理器，并非特指某个处理器，第一通道和第二通道的含义类似。
进一步的，第一处理器与第二处理器相连时，具体是第一处理器的第一通道的输入总线与第二处理器的第二通道的输出总线相连，第一处理器的第一通道的输出总线与第二处理器的第二通道的输入总线相连。
具体的，继续以图5为例，图中处理器0上HT0 Low的用于接收数据的输入总线R0与处理器1上HT0 High的用于发送数据的输出总线S1相连，处理器0上HT0 Low的输出总线S0与处理器1上HT0 High的输入总线R1相连。
本实施例提供的处理器互联结构，第一总线控制器和第二总线控制器均为HT总线控制器，通过利用HT总线的低延迟高带宽，实现互联结构中数据的高速传输。
本实用新型一实施例还提供一种主板，该主板包括上述图1-图2任一实施例所示的处理器互联结构。
具体的，互联结构的具体结构可以参见上述图1-图2所示的实施例，主板的其他结构可以参见现有技术中主板对应部分的结构。本实施例具体的技术效果与上述实施例类似，此处不再赘述。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。
Claims (7)
1.一种处理器互联结构，其特征在于，包括至少四个处理器，每个处理器均包括第一总线控制器和第二总线控制器；
所有处理器形成两列矩阵结构；每列中相邻的两个处理器通过第一总线控制器相连，首尾两行中每行相邻的两个处理器通过第一总线控制器相连；相邻两行中位于对角的两个处理器通过第二总线控制器相连；
或者，
所有处理器形成两行矩阵结构；每行中相邻的两个处理器通过第一总线控制器相连，首尾两列中每列相邻的两个处理器通过第一总线控制器相连；相邻两列中位于对角的两个处理器通过第二总线控制器相连。
2.根据权利要求1所述的处理器互联结构，其特征在于，所述第一总线控制器和所述第二总线控制器均为HT总线控制器。
3.根据权利要求2所述的处理器互联结构，其特征在于，每个所述HT总线控制器包括第一通道和第二通道，所述第一通道和所述第二通道均包括输入总线和输出总线。
4.根据权利要求3所述的处理器互联结构，其特征在于，相连的两个处理器中第一处理器通过第一通道与第二处理器的第二通道相连。
5.根据权利要求4所述的处理器互联结构，其特征在于，所述第一处理器通过第一通道与第二处理器的第二通道相连，具体包括：
所述第一处理器的第一通道的输入总线与所述第二处理器的第二通道的输出总线相连，所述第一处理器的第一通道的输出总线与所述第二处理器的第二通道的输入总线相连。
6.根据权利要求3所述的处理器互联结构，其特征在于，所述输入总线和输出总线均为8位。
7.一种主板，其特征在于，包括如权利要求1-6任一项所述的处理器互联结构。
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