CN205232172U - 一种高精度信号实时滤波器 - Google Patents

Abstract

本实用新型公开了一种高精度信号实时滤波器，从信号输入与信号输出之间依次串联模拟滤波电路、模数转换电路和数字滤波电路；所述模拟滤波电路输出频率为800HZ以下的信号；所述数字电路输出频率为100HZ以下的信号。本实用新型通过FPGA芯片设计，通过接收外部信号指令，可以实时调整滤波参数，并控制整个电路的滤波，和传统的滤波器只具有单一频带的滤波相比，本实用新型更具有实用性；且因为采用软件控制，可以通过芯片设计电路的补偿功能使得滤波精度更高更可靠，输出的信号更加稳定；而且本实用新型的滤波器是直接将模拟信号输入后滤波输出数字信号，输出的信号可以直接使用和传输，减少了大量的模式转换过程，保障了信号的不失真。

Description

一种高精度信号实时滤波器

技术领域

本发明涉及数据采集与处理领域，具体的是一种高精度信号实时滤波器。

背景技术

复杂环境下的旋转设备的微小信号采集，具有强烈的电磁干扰和机械振动电信号干扰。滤波电路则用来提高信号的精度，它用于允许一定频率范围内的信号成分通过，而抑制其他频率成分的应用。现有滤波电路大多结构复杂，功能复杂，精度不高，不具有实时处理信号的功能，而在旋转设备现场采集与处理的应用场合，要求滤波器具有高的精度，通带无衰减，过渡带尽量陡峭，阻带衰减大，并同时具有实时的功能。

发明内容

本发明的目的是在现有技术的基础上，提出一种高精度信号实时滤波器，通过模拟滤波、数字滤波两种方式的结合将需要带宽外的所有信号除去，从而提高了测量精度。

为了实现上述目的，本发明采用如下技术方案：

一种高精度信号实时滤波器，从信号输入与信号输出之间依次串联模拟滤波电路、模数转换电路和数字滤波电路；

所述模拟滤波电路输出频率为800H_Z以下的信号；

所述数字滤波电路输出频率为100H_Z以下的信号。

在上述技术方案中，所述模拟滤波电路包括运算放大器，

从信号输入到运算放大器的反相输入端之间依次串联四个电阻，

第一第二电阻之间、第三第四电阻之间各自通过一个电容接地，

第二第三电阻之间和反相输入端各自通过一个电容后连接到运算放大器的输出端，

第三第四电阻之间通过一个电阻连接到运算放大器的输出端，

运算放大器的同相输入端通过一个电阻接地，

运算放大器的同相输入端和运算放大器的输出端之间设置一个电阻。

在上述技术方案中，所述数字滤波电路为FPGA内部滤波。

在上述技术方案中，所述数字滤波电路滤波电路结构从数字信号输入开始依次包括：

滤波器延迟线、选择器、异步加法器、移位寄存器、乘法器、循环移位寄存器和累加器，由累加器输出信号至滤波模块进行滤波后输出；

控制逻辑单元向选择器、移位寄存器、循环移位寄存器、累加器提供控制时序。

在上述技术方案中，所述滤波器延迟线为33组位宽为24位的同步触发寄存器。

在上述技术方案中，包括至少四组24位8路的选择器和至少两组的24位双输入异步加法器。

在上述技术方案中，所述移位寄存器为先入先出移位寄存器。

在上述技术方案中，包括：状态控制器，

通过异步串行接收模块接收外部控制数据配制参数，

输出控制信号给采用信号发生器和增益配置器控制AD采样，

输出控制信号控制滤波模块进行滤波。

在上述技术方案中，滤波器为半并行FIR滤波器结构

综上所述，由于采用了上述技术方案，本发明的有益效果是：本发明通过FPGA芯片设计，通过接收外部信号指令，可以实时调整滤波参数，并控制整个电路的滤波，和传统的滤波器只具有单一频带的滤波相比，本发明更具有实用性；且因为采用软件控制，可以通过芯片设计电路的补偿功能使得滤波精度更高更可靠，输出的信号更加稳定；而且本发明的滤波器是直接将模拟信号输入后滤波输出数字信号，输出的信号可以直接使用和传输，减少了大量的模式转换过程，保障了信号的不失真。

附图说明

本发明将通过例子并参照附图的方式说明，其中：

图1为本发明的模拟滤波电路原理图；

图2为本发明的基于FPGA的可配置滤波采样电路结构框图；

图3为本发明的半并行FIR滤波器结构框图。

具体实施方式

如图1所示，为本发明中的模拟滤波部分，包括低噪声高精度运算放大器OP177，信号输入端Vin通过第一电阻R1、第二电阻R2、第三电阻R3与第四电阻R4连接所述精密运放的反相输入端，所述精密运放的同相输入端与地之间连接第五电阻R5，所述精密运放的同相输入端与运放输出端之间连接第六电阻R6，第一电阻R1和第二电阻R2之间通过第一电容C1接地，第二电阻R2和第三电阻R3之间与运放输出端之间接第二电容C2，第三电阻R3与第四电阻R4之间通过第三电容C3接地，第三电阻R3与第四电阻R4之间与运放输出端之间接第七电阻R7，所述精密运放的反相输入端与运放输出端之间连接第四电容C4。通过该电路滤波后的信号，可以将频率高于800HZ的噪声全部过滤掉，只保障频率为800HZ以下的信号输出。

模拟滤波电路输出的模拟信号需要转换为数字信号供FPGA采集使用，因此需要进行模数转换，本发明采用常规的模数转换模块和匹配电路对信号进行转换。

如图2所示，为本发明基于FPGA的可配置滤波采样电路结构，依次包括：

1为异步串行接收模块，用于接收上位机控制台发送到滤波采集电路的比特数据，比特数据经异步串行模块转换为字节数据后，作为配置参数、滤波采样电路控制命令传输给状态机控制器。

2为状态机控制器模块，控制器将上位机发送的命令解析为采样电路配置参数与滤波控制参数，分别发送到下一级的采样配置模块与FIR滤波模块。模块同时根据上位机发送的控制命令，同步控制滤波采样电路的启动、暂停和结束。

3为采样信号发生器模块，模块接收2发送的采样率配置命令，设置电路的采样频率，接收2发送的控制命令，启动、暂停和结束设置频率的采样信号输出。

4为增益配置器模块，模块接收2发送的增益配置命令，在采样电路启动转换前，输出配置信号到AD采样电路前端的放大器，配置放大器的增益参数。

5为AD控制采样模块，模块受2控制，启动后输出AD读、写以及复位控制时序，在AD转换成功后相应时序读取转换数据，同时将读入的AD数据转换为补码形式传输到下一级。

6为FIR滤波模块，接收2的滤波控制命令，转换为相应的控制信号，选取预存在ROM中的滤波系数。受2控制启动、暂停和停止对5输入的数据进行FIR滤波处理。

7为同步数据发送模块，接收6传输的并行数据，组装为数据帧后转换为同步串行数据，发送给上位机接收端，受2控制启动、暂停和停止发送。

如图3所述，为本发明的半并行FIR滤波器结构示意图，滤波系数的设计借助MATLAB的FDATOOL，根据系统的既定采样率和参数，设计了两组33阶的系数，因滤波器为对称结构，所以每一组系数只需在ROM储存17个系数。包括：

8为FIR滤波器延迟线，为33组位宽为24位的同步触发寄存器。D1寄存器在AD转换结束后读入AD转换数据，接着输出新的数据。D2~D33寄存器在AD转换结束后，读入前一级寄存器输出的数据，接着输出新的数据。

9为24位8路选择器组，每一组由24个8路选择器组成，形成能够完成8路24位输入的选择器。受11的控制器逻辑时序控制，在一个AD转换周期内，顺序输出选择器组输入端的8路24位数据。24位8路选择器组共计4组。

10为24位两输入异步加法器，加法器的两路输入分别为两组9的输出。在一个AD转换周期内，完成8次加法计算，计算结果同步输出。24位两输入加法器共计2个。受11的时序控制在AD转换结束后，在第一个时序周期，分别完成D1与D33、D9与D25两两加法计算，依次在接下来的7个时序周期完成D2与D32、D10与D24，D3与D31、D11的与D23，D4与D30、D12与D22，D5与D29、D13与D21，D6与D28、D14与D20，D7与D27、D15与D19，D8与D26、D16与D18的两两加法计算。

11为控制逻辑，实现半并行FIR滤波器内部的时序、逻辑控制。接收2的控制命令，解析后完成对14的滤波系数选取。受2的控制，实现滤波器控制内部时序的启动、暂停和停止。产生驱动8、9、12、14、15的时序与控制逻辑信号，其中驱动8、15的信号与AD转换周期同步，驱动9、12、14的信号在一个AD转换周期内为8个有效时序。

12为先入先出(FIFO,FirstinFirstOut)移位寄存器，位宽为12位，深度为8，B1输出到13。受11的时序控制，在一个AD转换周期内完成8次移位操作。在当前AD转换周期内的第一个时序将B2移动到B1，B3移动到B2，依此规律直到将B8移动到B7，并将10的输出结果读入B8；依此规律，直到当前AD转换周期内的第八个时序，移位寄存器中全为当前AD转换周期下的数据，B1为D1与D33之和，B2为D2与D32之和，B3为D3与D31之和，B4为D4与D30之和，B5为D5与D29之和，B6为D6与D28之和，B7为D7与D27之和，B8为D8与D26之和。B9~B16功能与B1~B8一致。

13为18位乘法器，异步完成12与14输出的B1与C1乘法运算，将运算结果输出到15。

14为FIR滤波器循环移位寄存器组，根据FIR滤波器系数设计，设置位宽为16位，深度为8，C1输出到13。受11的逻辑控制，在A、B两组中选择当前的滤波系数。受11的时序控制，在一个AD转换周期内完成8次循环移位操作，在当前AD转换周期内的第一个时序将C1移动到C8，C2移动到C1，C3移动到C2，依此规律直到将C8移动到C7；依此规律，直到当前AD转换周期内的第八个时序，循环移位寄存器内的数据恢复移位前的状态。C9~C16功能与C1~C8一致。C17为第17个滤波系数，受11的控制选定后，保持不变，无移位操作。

15为累加器，位宽18位。受11的时序控制，一个AD转换周期内同步累加8次。在当前AD转换周期的第一个时序，完成13的MUL1、MUL2和MUL3输出结果的累加，并将结果保存至累加缓冲寄存器；在当前AD转换周期的第二个时序，完成累加缓冲寄存器、MUL1、MUL2和MUL3的累加计算，并将计算结果保存至累加缓冲寄存器，依此规律知道当前转换周期的第八个时序，完成MUL1、MUL2和MUL3八次乘法运算的累加计算。受11的逻辑控制，在当前AD转换周期的第八个时序结束后，输出累加缓冲寄存器的值到Dout数据总线，数据经总线传输到6。

通过上述数字滤波电路滤波后的信号可以输出频率在100HZ以下的信号，将100HZ到800HZ之间的噪声过滤掉。

本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (9)

1.一种高精度信号实时滤波器，其特征在于从信号输入与信号输出之间依次串联模拟滤波电路、模数转换电路和数字滤波电路；

所述模拟滤波电路输出频率为800H_Z以下的信号；

所述数字滤波电路输出频率为100H_Z以下的信号。

2.根据权利要求1所述的一种高精度信号实时滤波器，其特征在于所述模拟滤波电路包括运算放大器，

从信号输入到运算放大器的反相输入端之间依次串联四个电阻，

第一第二电阻之间、第三第四电阻之间各自通过一个电容接地，

第二第三电阻之间和反相输入端各自通过一个电容后连接到运算放大器的输出端，

第三第四电阻之间通过一个电阻连接到运算放大器的输出端，

运算放大器的同相输入端通过一个电阻接地，

运算放大器的同相输入端和运算放大器的输出端之间设置一个电阻。

3.根据权利要求1所述的一种高精度信号实时滤波器，其特征在于所述数字滤波电路为FPGA内部滤波。

4.根据权利要求3所述的一种高精度信号实时滤波器，其特征在于所述数字滤波电路结构从数字信号输入开始依次包括：

滤波器延迟线、选择器、异步加法器、移位寄存器、乘法器、循环移位寄存器和累加器，由累加器输出信号至滤波模块进行滤波后输出；

控制逻辑单元向选择器、移位寄存器、循环移位寄存器、累加器提供控制时序。

5.根据权利要求4所述的一种高精度信号实时滤波器，其特征在于所述滤波器延迟线为33组位宽为24位的同步触发寄存器。

6.根据权利要求5所述的一种高精度信号实时滤波器，其特征在于包括至少四组24位8路的选择器和至少两组的24位双输入异步加法器。

7.根据权利要求4所述的一种高精度信号实时滤波器，其特征在于所述移位寄存器为先入先出移位寄存器。

8.根据权利要求1～7所述的任一一种高精度信号实时滤波器，其特征在于包括：状态控制器，

通过异步串行接收模块接收外部控制数据配制参数，

输出控制信号给采用信号发生器和增益配置器控制AD采样，

输出控制信号控制滤波模块进行滤波。

9.根据权利要求8所述的一种高精度信号实时滤波器，其特征在于滤波器为半并行FIR滤波器结构。