CN205139684U - 一种双总线通讯的嵌入式运动控制器 - Google Patents

Abstract

本实用新型公开了一种双总线通讯的嵌入式运动控制器。嵌入式运动控制器包括运动控制核心CPU、PCI桥、至少1个总线收发器、至少1个驱动总线通讯接口、驱动总线应用层、驱动总线MAC层。总线收发器连接驱动总线通讯接口。总线收发器、PCI桥、驱动总线应用层分别与驱动总线MAC层连接，驱动总线应用层还与运动控制核心CPU连接，驱动总线MAC层还与总线收发器连接。本实用新型可与任何具有兼容PCI或PCIe总线通讯接口的计算机或功能板卡组合成一个控制系统，也可连接任何厂家生产制造的符合协议的伺服驱动器。

Description

一种双总线通讯的嵌入式运动控制器

技术领域

本实用新型涉及一种嵌入式运动控制器，尤其涉及一种双总线通讯的嵌入式运动控制器。

背景技术

现有的比较通用的板卡类嵌入式运动控制器产品，基本是单总线，即主要通过PCI(PeripheralComponentInterconnect，外设部件互连标准)总线接口与上位机通讯，并通过模拟量(±10V)或PWM驱动器端口连接伺服驱动器，一般只有1个至4个驱动器端口，没有使用现场总线、实时以太网或内部器件间总线连接驱动器。因为没有供连接驱动器的总线，编码器的反馈信号也不能够通过总线返回实时位置信息，只能返回模拟信号，再用FPGA处理，计算出位置信息。

实用新型内容

基于上述缺陷，本实用新型提供一种双总线通讯的嵌入式运动控制器，其嵌入式运动控制器可与任何具有兼容PCI或PCIe(PeripheralComponentInterconnectexpress，高速外设部件互连标准)总线通讯接口的计算机或功能板卡组合成一个控制系统，也可连接任何厂家生产制造的符合协议的伺服驱动器。

本实用新型的解决方案是：一种双总线通讯的嵌入式运动控制器，其包括运动控制核心CPU(11)、PCI桥(7)、至少1个总线收发器(4)、至少1个驱动总线通讯接口(5)、驱动总线应用层(15)、驱动总线MAC层(14)；总线收发器(4)连接驱动总线通讯接口(5)；总线收发器(4)、PCI桥(7)、驱动总线应用层(15)分别与驱动总线MAC层(14)连接，驱动总线应用层(15)还与运动控制核心CPU(11)连接，驱动总线MAC层(14)还与总线收发器(4)连接。

作为上述方案的进一步改进，每个总线收发器(4)为单口/双口以太网收发器物理层以收发其中一个/两个总线型驱动器接口(5)的信息。

作为上述方案的进一步改进，所述嵌入式运动控制器为模块化嵌入式运动控制器，包括嵌入式运动控制器模块(1)和底板(2)，嵌入式运动控制器模块(1)和底板(2)为上下叠装在一起的两块独立PCB板；运动控制核心CPU(11)、驱动总线应用层(15)、驱动总线MAC层(14)设置在嵌入式运动控制器模块(1)上；PCI桥(7)、总线收发器(4)、驱动总线通讯接口(5)设置在底板(2)上。

进一步地，嵌入式运动控制器模块(1)和底板(2)采用板与板间通讯的接口电路达成电性连接。

再进一步地，嵌入式运动控制器模块(1)和底板(2)通过自定义的接口电路或通过PCIe、miniPCI、miniPCIe、mSATA、soDIMM总线接口或自定义的总线接口实现板与板间的信息传递。

作为上述方案的进一步改进，所述嵌入式运动控制器为一体化嵌入式运动控制器，所述嵌入式运动控制器的各器件做在同一个PCB板上。

进一步地，所述嵌入式运动控制器还包括与运动控制核心CPU(11)电性连接的工作内存。

作为上述方案的进一步改进，所述嵌入式运动控制器还包括上位机总线通讯接口(6)、运动控制器功能电路；PCI桥(7)通过上位机总线通讯接口(6)与上位机电性连接；所述运动控制器功能电路与运动控制核心CPU(11)电性连接。

作为上述方案的进一步改进，所述嵌入式运动控制器采用两个供外部通讯用的总线接口，一个是兼容PCI、PCIe总线的通讯接口，用于与上位计算机通讯；另一个是通用的现场总线、实时以太网接口或内部器件间总线，用于连接伺服驱动器。

进一步地，所述嵌入式运动控制器采用兼容PCI或PCIe总线的PC/104-plus、PCI/104、PCI/104-express或PCIe/104总线与上位计算机通讯。

综上所述，采用本实用新型设计的双总线通讯的、用于嵌入式控制的运动控制器可与具有兼容PCI或PCIe总线接口的上位计算机组合成一个控制系统，并且通过现场总线、实时以太网或内部器件间总线连接伺服驱动器。

另外，当所述嵌入式运动控制器设计为模块化运动控制器时，所述嵌入式运动控制器中的控制器模块可做为一个标准的、通用的控制模块，且能通过标准的或专业的数据接口实现内部的高速信息传递，大大提高了产品的使用性能及其扩展应用，该结构简单，数据传输速度快，能够满足控制系统对数据带宽苛刻的要求，可应用于多种嵌入式运动控制器应用领域。

当所述嵌入式运动控制器设计为一体化运动控制器时，所述嵌入式运动控制器结构简单，数据传输速度快，能够满足控制系统对数据带宽苛刻的要求，可应用于多种嵌入式运动控制器应用领域。

附图说明

图1是本实用新型实施例1模块化、双总线通讯的嵌入式运动控制器的结构示意图。

图2是本实用新型实施例2一体化、双总线通讯的嵌入式运动控制器的结构示意图，其中，图1、图2均以4个驱动器端口为例，不限于4个驱动器端口。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型提出的双总线通讯的嵌入式运动控制器采用两个供外部通讯用的总线接口，一个是兼容PCI或PCIe总线通讯接口用于与上位计算机通讯；另一个是通用的现场总线、实时以太网接口或内部器件间总线，用于连接伺服驱动器。所述嵌入式运动控制器具有一个供内部板与板间通讯的通用接口；所述嵌入式运动控制器包括嵌入式运动控制器模块和底板。

实施例1

本实施例的嵌入式运动控制器为模块化嵌入式运动控制器，其为基于通用通讯接口的模块化嵌入式运动控制器具有两个供外部通讯用的总线接口，一个是兼容PCI或PCIe总线通讯接口用于与上位计算机通讯；另一个是通用的现场总线、实时以太网接口或内部器件间总线，用于连接伺服驱动器。所述嵌入式运动控制器具有一个供内部板与板间通讯的通用或专用接口。

请一并参阅图1、图2，本实施例的双总线的嵌入式运动控制器包括嵌入式运动控制器模块1、底板2。嵌入式运动控制器模块1与底板2电性连接，优选，通过一对板与板间的插接接口3实现电性连接，插接接口3即板与板间接口可以是：PCIe、miniPCI、miniPCIe、mSATA、soDIMM。

底板2上设置有多个总线型驱动器接口(CON)5、多个总线收发器(DualPHY)4、PCI桥接芯片7、上位机总线通讯接口6、接口电路二32。嵌入式运动控制器模块1上设置有运动控制核心CPU11、时钟(RTC)模块12、内存(DDR3)9、闪存((Nand-Flash)/(Nor-Flash))10、只读存储器(SPIandI²CPROM)13、驱动总线应用层15、接口电路一31。接口电路一31与接口电路二32达成电性连接。

运动控制核心CPU11集成有浮点运算单元，运动控制核心CPU11与驱动总线MAC层14电性连接，驱动总线MAC层14与多个总线收发器4分别电性连接，每个总线收发器4为单口/双口以太网收发器物理层以接收其中一个/两个总线型驱动器接口5。在本实施例中，总线收发器4为双口以太网收发器物理层，每个总线收发器4接收其中两个总线型驱动器接口5。驱动总线MAC层14与运动控制核心CPU11电性连接构成双总线通讯的嵌入式运动控制器的基本框架。

上位机总线通讯接口6用于与上位机电性连接，嵌入式运动控制器采用兼容PCI或PCIe总线的PC/104-plus、PCI/104、PCI/104-express或PCIe/104的上位机总线通讯接口6与上位机通讯。

底板2上可以有PCI桥接芯片7，连接运动控制核心CPU11，用于转换来自嵌入式运动控制器模块1的PCIe。嵌入式运动控制器模块1上的运动控制核心CPU11，用于运行运动核心算法、处理编码器反馈回来的位置信息，位置闭环。因为要进行大量的、高精度的数学计算，要求运动控制核心CPU11具有至少32bit浮点运算单元。

底板2上的驱动总线MAC层14，与嵌入式运动控制器模块1的核心即运动控制核心CPU11采用共享内存通讯，驱动总线MAC层14内有端口信息交换机，底板上有多少个驱动器接口，交换机的门数就是几门，如图1所示是6门交换机，用于交换收发不同通道轴的循环数据信息。

底板2上的6个总线型驱动器接口5，一个驱动器接口5可以连接若干个符合总线协议要求的同类型总线型伺服驱动器，比如可以连接127个CANopen伺服驱动器；或链接31个SINUMERIC伺服驱动器。具体连接伺服驱动器的数量一方面是由使用的通用的现场总线、实时以太网或内部器件间总线的协议决定的，另一方面是由运动控制核心CPU11里的运动控制算法决定的，归根结底是由硬件的运算能力决定的。在硬件运算能力一定的情况下，是由运动控制核心算法的时间片管理确定了最终的运动控制器带驱动器数量的能力，时间片的数量＝驱动器的数量。

底板2的PC/104-plus、PCI/104、PCI/104-express或PCIe/104，负责与上位机通讯，这样的通讯可以是与嵌入式运动控制器模块1上的运动控制核心CPU11和上位机的RAM之间的共享内存通讯。嵌入式运动控制器模块1上时钟模块12、内存9、闪存10、只读存储器13均与运动控制核心CPU11电性连接实现相应功能。

6个总线型驱动器接口5还具有接收来自伺服驱动器的编码器反馈信号，编码器反馈已经被处理成粗位置值、精位置值，以报文的方式反馈给运动控制器，在运动控制器的运动控制核心CPU11内完成位置环闭环。

综上所述，嵌入式运动控制器可采用PC/104-plus、PCI/104、PCI/104-express或PCIe/104总线与上位计算机通讯。PC/104-plus、PCI/104、PCI/104-express和PCIe/104总线都是标准的嵌入式控制接口，可与任何具有这种接口的嵌入式计算机或功能板卡组合成一个控制系统。另外，上述PCI或PCIe是一种具有32位/64位数据位宽的高速接口，可满足高速设备对数据传输速度的要求，所谓高速接口是指数据传输率达到132MB/s(32位位宽)或264MB/s(64位位宽)的通讯接口。

嵌入式运动控制器模块1与底板2可通过自定义的接口电路或通过PCIe、miniPCI、miniPCIe、mSATA、soDIMM总线接口实现板与板间的信息传递。嵌入式运动控制器模块1可为模块化设计制造的嵌入式运动控制器，可制造成一个通用的控制模块。本实用新型可与具有兼容PCI或PCIe总线接口的上位计算机组合成一个控制系统，并且通过连接伺服驱动总线接口增加系统处理外部数字量、模拟量等信号的能力。

嵌入式运动控制器底板上的驱动总线接口可以连接任何厂家生产制造的符合通讯协议的伺服驱动器。而且上述嵌入式运动控制器中的控制器模块是一个标准的、通用的控制模块，板与板间具有标准的数据接口，方便应用于其它控制领域里的产品开发。

实施例2

本实施例的嵌入式运动控制器为一体化嵌入式运动控制器，将实施例1的嵌入式运动控制器模块1与底板2做成一个PCB板。

请参阅图2，嵌入式运动控制器模块包括运动控制器功能电路(如时钟(RTC)模块12、内存(DDR3)9、闪存((Nand-Flash)/(Nor-Flash))10、只读存储器(SPIandI²CPROM)13等)、运动核心CPU11、工作内存(图未示)、驱动总线应用层15、驱动总线MAC层14、至少1个总线收发器4(本实施例以3个为例))、1至6个驱动总线通讯接口5(本实施例以6个为例)、上位机总线通讯接口6、通讯协议转换电路(如PCI桥7)。

双总线通讯的嵌入式运动控制器无论硬件结构是一体化还是模块化，都由运动控制器模块1和底板2组成，在底板2上都有1个至6个驱动总线物理层4和端口(即驱动总线通讯接口5，图中画4个)，驱动总线端口用于连接伺服驱动器，驱动器总线4可以是通用的现场总线、实时以太网接口或内部器件间总线。每个驱动总线端口理论上最多可以连接127驱动器(硬件运算能力允许的情况下)。每个总线收发器4可为单口/双口以太网收发器物理层以收发其中一个/两个总线型驱动器接口5的信息。

在实际使用中，上述嵌入式运动控制器可与任何具有PC/104-plus总线接口、PCI/104总线接口、PCI/104-express总线接口、PCIe/104总线接口的嵌入式计算机或功能板卡组合成一个控制系统，此外嵌入式运动控制器底板上的驱动总线接口可连接任何厂家生产制造符合通讯协议的驱动器。

本实施例所述的PCI或PCIe总线接口是一种具有32位/64位数据位宽的高速接口，因此，使用该接口的一体化嵌入式运动控制器是一种高速嵌入式运动控制器，能够满足控制系统对数据带宽苛刻的要求。

结合2个实施例，本实用新型的双总线通讯的嵌入式运动控制器，其设计方法为：所述嵌入式运动控制器采用两个供外部通讯用的总线接口，一个是兼容PCI或PCIe总线的通讯接口，用于与上位计算机通讯；另一个是通用的现场总线、实时以太网接口或内部器件间总线，用于连接伺服驱动器；所述嵌入式运动控制器具有一个供内部板与板间通讯的通用或专用接口；所述嵌入式运动控制器包括嵌入式运动控制器模块和底板。

其中，当所述嵌入式运动控制器为模块化嵌入式运动控制器时，所述嵌入式运动控制器模块与所述底板做成不同的PCB板，并且这两块PCB板上下叠装在一起；所述嵌入式运动控制器模块上包含运动控制核心CPU、驱动总线应用层、驱动总线MAC层和用于板与板间通讯的接口电路一；所述底板上包含驱动总线物理层、1至6个驱动总线通讯接口、上位机总线通讯接口、通讯协议转换电路和用于板与板间通讯的接口电路二；所述接口电路一与所述接口电路二达成电性连接。

当所述嵌入式运动控制器为一体化嵌入式运动控制器时，所述嵌入式运动控制器模块与所述底板做成一个PCB板，所述嵌入式运动控制器模块包括运动控制核心CPU、工作内存和驱动总线MAC层；所述底板包括驱动总线物理层、1至6个驱动总线通讯接口、上位机总线通讯接口和通讯协议转换电路。

以上所述仅为本实用新型创造的较佳实施例而已，并不用以限制本实用新型创造，凡在本实用新型创造的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型创造的保护范围之内。

Claims (10)

1.一种双总线通讯的嵌入式运动控制器，其包括运动控制核心CPU(11)、PCI桥(7)、至少1个总线收发器(4)、至少1个驱动总线通讯接口(5)；总线收发器(4)连接驱动总线通讯接口(5)；其特征在于：所述嵌入式运动控制器还包括驱动总线应用层(15)、驱动总线MAC层(14)；总线收发器(4)、PCI桥(7)、驱动总线应用层(15)分别与驱动总线MAC层(14)连接，驱动总线应用层(15)还与运动控制核心CPU(11)连接，驱动总线MAC层(14)还与总线收发器(4)连接。

2.根据权利要求1所述的双总线通讯的嵌入式运动控制器，其特征在于：每个总线收发器(4)为单口/双口以太网收发器物理层以收发其中一个/两个总线型驱动器接口(5)的信息。

3.根据权利要求1所述的双总线通讯的嵌入式运动控制器，其特征在于：所述嵌入式运动控制器为模块化嵌入式运动控制器，包括嵌入式运动控制器模块(1)和底板(2)，嵌入式运动控制器模块(1)和底板(2)为上下叠装在一起的两块独立PCB板；运动控制核心CPU(11)、驱动总线应用层(15)、驱动总线MAC层(14)设置在嵌入式运动控制器模块(1)上；PCI桥(7)、总线收发器(4)、驱动总线通讯接口(5)设置在底板(2)上。

4.根据权利要求3所述的双总线通讯的嵌入式运动控制器，其特征在于：嵌入式运动控制器模块(1)和底板(2)采用板与板间通讯的接口电路达成电性连接。

5.根据权利要求4所述的双总线通讯的嵌入式运动控制器，其特征在于：嵌入式运动控制器模块(1)和底板(2)通过自定义的接口电路或通过PCIe、miniPCI、miniPCIe、mSATA、soDIMM总线接口或自定义的总线接口实现板与板间的信息传递。

6.根据权利要求1所述的双总线通讯的嵌入式运动控制器，其特征在于：所述嵌入式运动控制器为一体化嵌入式运动控制器，所述嵌入式运动控制器的各器件做在同一个PCB板上。

7.根据权利要求6所述的双总线通讯的嵌入式运动控制器，其特征在于：所述嵌入式运动控制器还包括与运动控制核心CPU(11)电性连接的工作内存。

8.根据权利要求1所述的双总线通讯的嵌入式运动控制器，其特征在于：所述嵌入式运动控制器还包括上位机总线通讯接口(6)、运动控制器功能电路；PCI桥(7)通过上位机总线通讯接口(6)与上位机电性连接；所述运动控制器功能电路与运动控制核心CPU(11)电性连接。

9.如权利要求1所述的双总线通讯的嵌入式运动控制器，其特征在于：所述嵌入式运动控制器采用两个供外部通讯用的总线接口，一个是兼容PCI、PCIe总线的通讯接口，用于与上位计算机通讯；另一个是通用的现场总线、实时以太网接口或内部器件间总线，用于连接伺服驱动器。

10.如权利要求9所述的双总线通讯的嵌入式运动控制器，其特征在于：所述嵌入式运动控制器采用兼容PCI或PCIe总线的PC/104-plus、PCI/104、PCI/104-express或PCIe/104总线与上位计算机通讯。