CN204794927U - 一种超大延时量单元电路 - Google Patents
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Abstract
本实用新型公开了一种超大延时量单元电路，包括输入模块、输出模块，以及并联连接在输入模块和输出模块之间的延时模块和Π型网络模块；延时模块与输入模块之间并联连接有第五晶体管，延时模块与输出模块之间并联连接有第六晶体管；Π型网络模块包括串联连接在输入模块和输出模块之间的第一电感，第一电感与输入模块之间并联连接有串联连接的第一电容和第一电阻，第一电感与输出模块之间并联连接有串联连接的第二电阻。本申请通过在通路中增加一Π型网络，有效调节参考通路的衰减量和均衡量，并对延时通路延时精度不构成影响，实现延时、非延时的插入损耗基本一致，从而大大改善了大延时量芯片的幅度调制和延时精度。
Description
技术领域
本实用新型涉及一种超大延时量单元电路。
背景技术
延时芯片作为阵列系统中常用的一类芯片，随着相控阵阵元数不断增加，对大延时量芯片的需求也越发急迫。目前，设计师常用的延时单元可分为三大类：
1、超小延时量单元，具有插入损耗小、幅度调制小等特点；
2、小延时量单元，具有插入损耗小、延时精度高、幅度调制小等特点；
3、大延时量单元，若用于一般大延时量电路设计，具有延时精度高、插入损耗小等特点。但在进行超大延时量电路设计时，其幅度调制会急剧恶化，为改善该性能只有牺牲延时精度等其它指标，最终导致延时精度和幅度调制都难以满足当前系统的主流需求，故急需提出一种适用于超大延时量的电路单元。
实用新型内容
本实用新型的目的是提供一种超大延时量单元电路，可有效改善超大延时量芯片的幅度调制以及延时精度。
为解决上述技术问题，本实用新型提供一种超大延时量单元电路，包括输入模块、输出模块，以及并联连接在输入模块和输出模块之间的延时模块和Π型网络模块；延时模块与输入模块之间并联连接有第五晶体管，延时模块与输出模块之间并联连接有第六晶体管；Π型网络模块包括串联连接在输入模块和输出模块之间的第一电感，第一电感与输入模块之间并联连接有串联连接的第一电容和第一电阻，第一电感与输出模块之间并联连接有串联连接的第二电阻。
进一步地，延时模块包括串联连接在输入模块和输出模块之间若干延时单元，延时单元包括一端与输入模块串联连接的第二电感，以及并联连接在第二电感的另一端的第二电容。
进一步地，输入模块包括串联连接的第一晶体管和第三晶体管，第一晶体管的源极与第三晶体管的源极相连接，第一晶体管的漏极与Π型网络模块连接，第三晶体管的漏极连接至延时模块。
进一步地，输出模块包括串联连接的第二晶体管和第四晶体管，第二晶体管的源极与第四晶体管的源极相连接，第二晶体管的漏极与Π型网络模块连接，第四晶体管的漏极连接至延时模块。
本实用新型的有益效果为：本申请通过在通路中增加一Π型网络，有效调节参考通路的衰减量和均衡量，并对延时通路延时精度不构成影响，实现延时、非延时的插入损耗基本一致，从而大大改善了大延时量芯片的幅度调制和延时精度。
附图说明
图1为本实用新型最佳实施例的电路原理图。
具体实施方式
下面对本实用新型的具体实施方式进行描述，以便于本技术领域的技术人员理解本实用新型，但应该清楚，本实用新型不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本实用新型的精神和范围内，这些变化是显而易见的，一切利用本实用新型构思的发明创造均在保护之列。
如图1所示的超大延时量单元电路，包括输入模块、输出模块，以及并联连接在输入模块和输出模块之间的延时模块和Π型网络模块。延时模块与输入模块之间并联连接有第五晶体管T5，延时模块与输出模块之间并联连接有第六晶体管T6。下面分别对各个组件进行详细描述：
型网络模块包括串联连接在输入模块和输出模块之间的第一电感L1；其中，第一电感L1与输入模块之间并联连接有串联连接的第一电容C1和第一电阻R1，第一电感L1与输出模块之间并联连接有串联连接的第二电阻R2。
根据本申请的一个实施例，延时模块包括串联连接在输入模块和输出模块之间若干延时单元，延时单元包括一端与输入模块串联连接的第二电感L2，以及并联连接在第二电感L2的另一端的第二电容C2。
根据本申请的一个实施例，输入模块包括串联连接的第一晶体管T1和第三晶体管T3，第一晶体管T1的源极与第三晶体管T3的源极相连接，第一晶体管T1的漏极与Π型网络模块连接，第三晶体管T3的漏极连接至延时模块。
根据本申请的一个实施例，输出模块包括串联连接的第二晶体管T2和第四晶体管T4，第二晶体管T2的源极与第四晶体管T4的源极相连接，第二晶体管T2的漏极与Π型网络模块连接，第四晶体管T4的漏极连接至延时模块。
当该芯片进行延时，第三晶体管T3和第四晶体管T4处于导通状态，第一晶体管T1、第二晶体管T2、第五晶体管T5以及第六晶体管T6处于关断状态，射频信号流过第三晶体管T3到达各个延时单元，最后通过第四晶体管T4输出。
若芯片不延时，晶体管第一晶体管T1、第二晶体管T2、第五晶体管T5、第六晶体管T6处于导通状态，第三晶体管T3、第四晶体管T4处于关断状态，信号输入后流过第一晶体管T1、再通过一个由第一电容C1、第一电阻R1、第一电感L1、第二电阻R2组成的∏型网络，对射频信号进行均衡和衰减，减小芯片幅度调制并改善芯片延时精度，最后信号流过第二晶体管T2输出。
本申请通过在通路中增加一Π型网络，有效调节参考通路的衰减量和均衡量，并对延时通路延时精度不构成影响，实现延时、非延时的插入损耗基本一致，从而大大改善了大延时量芯片的幅度调制和延时精度。
Claims (4)
1.一种超大延时量单元电路，其特征在于，包括输入模块、输出模块，以及并联连接在所述输入模块和输出模块之间的延时模块和Π型网络模块；所述延时模块与输入模块之间并联连接有第五晶体管，所述延时模块与输出模块之间并联连接有第六晶体管；所述Π型网络模块包括串联连接在输入模块和输出模块之间的第一电感，所述第一电感与输入模块之间并联连接有串联连接的第一电容和第一电阻，所述第一电感与输出模块之间并联连接有串联连接的第二电阻。
2.根据权利要求1所述的超大延时量单元电路，其特征在于，所述延时模块包括串联连接在所述输入模块和输出模块之间若干延时单元，所述延时单元包括一端与所述输入模块串联连接的第二电感，以及并联连接在所述第二电感的另一端的第二电容。
3.根据权利要求1或2所述的超大延时量单元电路，其特征在于，所述输入模块包括串联连接的第一晶体管和第三晶体管，所述第一晶体管的源极与第三晶体管的源极相连接，所述第一晶体管的漏极与所述Π型网络模块连接，所述第三晶体管的漏极连接至延时模块。
4.根据权利要求1所述的超大延时量单元电路，其特征在于，所述输出模块包括串联连接的第二晶体管和第四晶体管，所述第二晶体管的源极与第四晶体管的源极相连接，所述第二晶体管的漏极与所述Π型网络模块连接，所述第四晶体管的漏极连接至延时模块。
Priority Applications (1)
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| CN201520515491.3U CN204794927U (zh) | 2015-07-16 | 2015-07-16 | 一种超大延时量单元电路 |
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| CN201520515491.3U CN204794927U (zh) | 2015-07-16 | 2015-07-16 | 一种超大延时量单元电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN204794927U true CN204794927U (zh) | 2015-11-18 |
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ID=54534898
Family Applications (1)
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| CN201520515491.3U Active CN204794927U (zh) | 2015-07-16 | 2015-07-16 | 一种超大延时量单元电路 |
Country Status (1)
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|---|---|
| CN (1) | CN204794927U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110198161A (zh) * | 2019-05-28 | 2019-09-03 | 浙江大学 | 一种基于选择网络的片上时延线 |
| CN114267561A (zh) * | 2021-11-12 | 2022-04-01 | 中国电子科技集团公司第二十九研究所 | 微波集成电路的延时电路设计方法、延时电路结构 |
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2015
- 2015-07-16 CN CN201520515491.3U patent/CN204794927U/zh active Active
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