CN204066120U - 一种基于cpld芯片的fpga加密及参数配置系统 - Google Patents

Abstract

本实用新型涉及FPGA逻辑设计领域，特别涉及一种FPGA通信系统的加密及参数配置系统，具体指一种基于CPLD芯片的FPGA加密及参数配置系统，系统由CPU、FPGA和CPLD三大部分组成，其中CPLD负责系统加密和系统参数配置；FPGA内部解密模块负责系统解密，通过使能FPGA功能模块，完成FPGA系统功能启停控制；并且还可以通过JTAG接口或RJ45接口完成系统功能调试和系统升级。该实用新型实现系统加密安全可靠的情况下，可向客户开放FPGA逻辑代码，占用FPGA逻辑资源少；并能通过本地升级或远程升级方法，完成设备更新和维护管理，很好解决了CES电路仿真系列产品知识产权保护和参数配置问题。

Description

一种基于CPLD芯片的FPGA加密及参数配置系统

技术领域

本实用新型涉及FPGA逻辑设计领域，特别涉及一种FPGA通信系统的加密及参数配置系统。

背景技术

TDMoIP是通过IP网络来承载TDM业务的接入设备，广泛用于3G/4G传输网络中接入2G业务，实现2G业务的兼容和过渡。CES电路仿真是TDMoIP设备核心技术，由于技术难度非常高，目前全球掌握CES核心技术的公司只有几家。研发公司在研发的CES方案形成TDMoIP系列产品时，如何保护核心技术非常关键。对系统核心技术进行加密也就显得尤为重要，通过对比分析常规加密方案，发现采用的FPGA系统加密及参数配置方法是保护系统核心技术最为有效的方式之一。

FPGA(Field Programmable Gate Array)现场可编程门阵列是最常用的复杂通信系统电路开发方式，CES电路仿真系统通常包含由CPU(Central Processing Unit）中央处理器、SWITCH交换、FPGA现场可编程门阵列，其中CPU主要负责数据处理、SWITCH主要负责上下行数据交换、FPGA主要负责系统逻辑处理。系统上电时，CPU从外部存储器FLASH中读取FPGA逻辑代码，对FPGA进行加载，FPGA正常加载后，系统进入正常工作状态。

而现有技术很容易在CPU对FPGA加载过程捕获逻辑代码，进行分析和复制；另一方面，由于CES电路仿真产品系列型号较多，按E1（一种时分复用帧，速率为2.048Mbit/s）接口分有E1、2E1、4E1、8E1、16E1、32E1等6种，每种E1又分汇聚/不汇聚2种模式，也有系统/环回/差分/自适应4种时钟类型，这样就造成了用户加密在型号管理和后期的维护升级过程变得非常复杂。

目前，FPGA加密方法主要有以下两类：

A. 选用自带加密功能的FPGA,如Xilinx的Virtex 2-5系列，采用的是DES加密算法；Altera的Stratix II-III系列，采用的是128位AES高级加密算法。这两种加密算法的加密原理是：逻辑代码加载到Flash时被加密，在加载回FPGA内部SRAM时被还原，第三方从Flash拷贝的数据是加密数据，无法使用。这种方法简单方便，但加密成本较高，一般中、低档FPGA都不具备此项加密功能。

B. FPGA外接专用加密芯片，如美信DS28E01,当系统上电后，DS28E01会产生一个由密钥、随机数、器件全球唯一识别号及附加数据在内的HASH运算结果，即160位的MAC（消息验证码），同时，FPGA内部也会同安全存储器一样进行包含密钥、随机数、器件识别号及附加数据在内的HASH计算，并产生一个期望的MAC，然后在FPGA内对这两个MAC进行比较，如果一样，则FPGA认为电路“合法”，此时FPGA进入正常工作状态，运行FPGA配置数据中的所有功能；如果两个MAC不一致，FPGA进入非正常状态，只执行部分功能。这种专用加密芯片采用国际通用算法，实现简单，目前被广泛应用。

但是DS28E01不适合CES电路仿真系列产品的参数配置控制，而且很多时候用户只希望对FPGA系统工作进行加密控制，而不需要对所有运行过程进行加密验证，以降低FPGA逻辑占用，提高系统资源利用率，此时现有的FPGA加密方式就不能很好的满足上述要求。

而CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的大规模集成电路，用户可根据需要构造其逻辑功能，适合用来完成各种算法和组合逻辑电路。CPLD具有E2PROM或FAST FLASH, 即使系统断电时编程信息也不丢失，无需外部存储器芯片,使用简单。此外CPLD保密性好,成本低，适合用于系统加密和参数配置。

实用新型内容

本实用新型的目的是提供一种FPGA通信系统的加密及参数配置系统，本实用新型通过CPLD实现私有算法加密和参数配置处理，在系统加密安全可靠的情况下，可向客户开放二进制FPGA逻辑代码，客户能通过本地升级或远程升级，更新维护设备管理，解决CES电路仿真系列产品知识产权保护和参数灵活配置问题。

为了实现上述实用新型目的，提供了以下技术方案：

一种基于CPLD芯片的FPGA加密及参数配置系统，包括外部存储器模块、CPU模块、FPGA模块和CPLD模块，其中所述外部存储器模块与CPU模块相连，所述CPU模块通过地址总线和数据总线与FPGA模块相连，所述FPGA模块通过CLK和DATA数据总线与CPLD模块相连。

所述系统的逻辑代码存储于外部存储器模块中，工作时所述CPU模块将存储于外部存储器模块中的逻辑代码加载到FPGA模块中。外部存储器模块与CPU模块直接相连，并通过CPU将系统的逻辑代码加载到FPGA中，这种连接方式可以通过CPU对外部存储器模块中的存储信息进行更新和升级，方便系统的后期维护和升级。

进一步的，所述FPGA的内部包括解密模块，通过解密模块来完成系统的解密工作，只需要占用很少的逻辑资源。

进一步的，所述CPLD内部包括加密算法模块和系统配置模块；所述CPLD内部的加密算法模块产生解密扰码，系统配置模块存储系统的配置数据。

进一步的，工作时，模块间的相互控制关系为，所述CPU模块将存储于外部存储器模块中的逻辑代码加载到FPGA中； FPGA的内部解密模块，从CPLD模块中读取解密扰码，并进行解密对比；

如果解密对比正确，解密模块从CPLD中读取系统的配置数据，并进行参数配置匹配验证；

如果匹配验证正确，通过解密模块发出使能信息，触发启动FPGA内部的各功能模块，FPGA进入正常工作状态。

值得注意的是，本系统逻辑代码分为两个部分，即FPGA公开逻辑代码部分和CPLD加密逻辑代码部分，只有两个部分逻辑代码配合，系统才能正常工作；好象保险柜有钥匙和密码两个部分一样，钥匙是固定不变的，密码是可以修改的，钥匙和密码都不能单独开启保险柜，只有钥匙和密码配合正确，才能开启保险柜一样；FPGA公开逻辑代码部分是可修改升级的，CPLD加密逻辑代码部分是不可修改的，只有两个部分配合，系统才能正常工作，这样就既解决了系统的灵活性问题，也保证了系统的安全性问题。

进一步的，所述CPU模块还与联合测试工作组JTAG接口相连。

进一步的，系统通过JTAG口，可以更新外部存储器模块，实现对FPGA系统本地升级，升级时，不需要对CPLD加密芯片进行升级，这样的升级方式可以便于用户的型号管理和更新换代，解决CES电路仿真系列产品知识产权保护和参数灵活配置问题。

优选的，所述CPU模块还与RJ45接口相连。

进一步的，本系统也可以通过IP地址，CPU从RJ45读取升级信息，更新写入外部存储器模块，实现对FPGA系统远程升级，升级时，不需要对CPLD加密芯片进行升级。

优选的 ，CPU芯片选用MARVELL公司的88E6218。

优选的，FPGA芯片选用Xilinx的XC6SLX16-2FT256。

优选的，CPLD芯片选用ACTEL公司的A3PN015。

与现有技术相比，本实用新型的有益效果：本实用新型的目的是提供一种基于CPLD芯片的FPGA加密及参数配置系统，系统由CPU、FPGA、CPLD三大部分组成，CPLD负责系统加密和系统参数配置；FPGA内部解密模块负责系统解密，通过解密模块来完成系统的解密工作，只需要占用很少的逻辑资源。通过使能FPGA内部的功能模块，完成对FPGA系统功能启停控制；CPU读取外部存储器（FLASH），完成对FPGA逻辑代码加载配置，CPU还可以通过JTAG接口完成系统功能调试和系统的本地升级，CPU也可通过RJ45接口,实现系统的远程升级等。本实用新型通过CPLD实现FPGA私有算法加密和参数配置处理，在系统加密安全可靠的情况下，可向客户开放二进制FPGA逻辑代码，客户能通过本地升级或远程升级，更新维护设备管理，解决CES电路仿真系列产品知识产权保护和参数灵活配置问题。

附图说明：

图1为一种基于CPLD芯片的FPGA加密及参数配置系统结构图。

具体实施方式

下面结合试验例及具体实施方式对本实用新型作进一步的详细描述。但不应将此理解为本实用新型上述主题的范围仅限于以下的实施例，凡基于本实用新型内容所实现的技术均属于本实用新型的范围。

一种基于CPLD芯片的FPGA加密及参数配置系统，如图1所示，包括外部存储器模块、CPU模块、FPGA模块和CPLD模块，其中所述外部存储器模块与CPU模块相连，所述CPU模块通过地址总线和数据总线与FPGA模块相连，所述FPGA模块通过CLK和DATA数据总线与CPLD模块相连。

所述系统的逻辑代码存储于外部存储器模块中，工作时所述CPU模块将存储于外部存储器模块中的逻辑代码加载到FPGA模块中。外部存储器模块与CPU模块直接相连而不是与FPGA相连的好处在于，可以很方便的通过CPU进行外部存储器模块所存储的系统数据的更新和升级，并通过CPU将系统的逻辑代码加载到FPGA的这种连接方式，可以通过CPU对外部存储器模块中存储信息进行更新和升级，方便系统的后期维护和升级。

进一步的，所述FPGA的内部包括解密模块，通过解密模块来完成系统的解密工作，只需要占用很少的逻辑资源。

进一步的，所述CPLD内部包括，加密算法模块和系统配置模块；所述CPLD内部的加密算法模块产生解密扰码，系统配置模块存储系统的配置数据。

进一步的，工作时，模块间的相互控制关系为，所述CPU模块将存储于外部存储器模块中的逻辑代码加载到FPGA模块中；

FPGA的内部解密模块，从CPLD模块中读取解密扰码，并进行解密对比；

如果解密对比正确，解密模块从CPLD中读取系统的配置数据，并进行参数配置匹配验证；

如果匹配验证正确，通过解密模块发出使能信息，触发启动FPGA内部的各功能模块，FPGA进入正常工作状态。

具体的，FPGA的内部解密模块，根据所加载的逻辑代码控制命令从CPLD模块中的加密算法模块中读取加密信息，并进行解密对比。CPLD的加密算法为私有算法，使用CPLD私有密钥， CPLD逻辑代码烧录固定后，不能复制，保密性高；可以将CES产品各型号参数配置直接写入CPLD，便于产品型号的区分，也便于产品维护升级，值得注意的是FPGA逻辑代码不能单独工作，它必须与CPLD联合工作，所以可以开放FPGA逻辑代码，而不会影响系统安全。具体的，本系统逻辑代码分为两个部分，即FPGA公开逻辑代码部分和CPLD加密逻辑代码部分，只有两个部分逻辑代码配合，系统才能正常工作；好象保险柜有钥匙和密码两个部分一样，钥匙是固定不变的，密码是可以修改的，钥匙和密码都不能单独开启保险柜，只有钥匙和密码配合正确，才能开启保险柜一样；FPGA公开逻辑代码部分是可修改升级的，CPLD加密逻辑代码部分是不可修改的，只有两个部分配合，系统才能正常工作，这样就既解决了系统的灵活性问题，也保证了系统的安全性问题。

如果FPGA的解密模块，解密正确，则从CPLD的系统配置模块中读取系统配置数据，并进行配置数据的匹配验证。FPGA的配置数据存储于CPLD芯片的系统配置模块中，运行时FPGA的参数配置和校验过程相当于二次解密过程。

FPGA参数配置完成后，对所配置数据是否正确进行校验，配置如果正确则通过FPGA的解密模块发出使能信息，触发启动FPGA各功能模块，使FPGA进入正常工作状态。

本系统只是在启动过程进行加密和配置验证，正常工作时不再进行验证了，运行方式更加简单，占用FPGA逻辑资源少。FPGA逻辑代码通过CPU加载，便于系统升级。

进一步的，所述CPU模块还与联合测试工作组JTAG接口相连。

进一步的，系统通过JTAG口，可以更新外部存储器模块，实现对FPGA系统本地升级，升级时，不需要对CPLD加密芯片进行升级，这样的升级方式可以便于用户的型号管理和更新换代，解决CES电路仿真系列产品知识产权保护和参数灵活配置问题。

优选的，所述CPU模块还与RJ45接口相连。

进一步的，本系统也可以通过IP地址，CPU从RJ45读取升级信息，更新写入外部存储器模块，实现对FPGA系统远程升级，升级时，不需要对CPLD加密芯片进行升级。

优选的，CPU芯片选用MARVELL公司的88E6218。

优选的，FPGA芯片选用Xilinx的XC6SLX16-2FT256。

优选的，CPLD芯片选用ACTEL公司的A3PN015。

本实用新型的目的是提供一种FPGA通信系统的加密及参数配置系统，系统由CPU、FPGA、CPLD三大部分组成，CPLD负责系统加密和系统参数配置；FPGA内部解密模块负责系统解密，通过使能FPGA功能模块，完成FPGA系统功能启停控制；CPU读取外部存储器FLASH，完成对FPGA逻辑代码加载配置，CPU还可以通过JTAG接口可以完成系统功能调试和系统升级，CPU也可通过RJ45接口,实现系统的远程升级等。本实用新型通过CPLD实现FPGA私有算法加密和参数配置处理，在系统加密安全可靠的情况下，可向客户开放二进制FPGA逻辑代码，客户能通过本地升级或远程升级，更新维护设备管理，解决CES电路仿真系列产品知识产权保护和参数灵活配置问题。   

Claims (8)

1.一种基于CPLD芯片的FPGA加密及参数配置系统，包括外部存储器模块、CPU模块、FPGA模块和CPLD模块，其特征是，其中所述外部存储器模块与CPU模块相连，所述CPU模块通过地址总线和数据总线与FPGA模块相连，所述FPGA模块通过CLK和DATA数据总线与CPLD模块相连。

2.如权利要求1所述的一种基于CPLD芯片的FPGA加密及参数配置系统，其特征是，所述系统的逻辑代码存储与于外部存储器模块中。

3.如权利要求1所述的一种基于CPLD芯片的FPGA加密及参数配置系统，其特征是，所述FPGA的内部包括解密模块。

4.如权利要求1所述的一种基于CPLD芯片的FPGA加密及参数配置系统，其特征是，所述CPLD内部包括加密算法模块和系统配置模块。

5.如权利要求4所述的一种基于CPLD芯片的FPGA加密及参数配置系统，其特征是，所述CPLD内部的加密算法模块产生解密扰码，系统配置模块存储系统的配置数据。

6.如权利要求5所述的一种基于CPLD芯片的FPGA加密及参数配置系统，其特征是，所述CPU模块还与JTAG接口相连。

7.如权利要求5所述的一种基于CPLD芯片的FPGA加密及参数配置系统，其特征是，所述CPU模块还与RJ45接口相连。

8.如权利要求7所述的一种基于CPLD芯片的FPGA加密及参数配置系统，其特征是，CPU芯片选用MARVELL公司的88E6218；FPGA芯片选用Xilinx的XC6SLX16-2FT256；CPLD选用ACTEL公司的A3PN015。