CN204031263U - 基于多寄存器的数字图形处理系统 - Google Patents
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Abstract
本实用新型公开了一种基于多寄存器的数字图形处理系统，其特征在于，主要由处理单元，与该处理单元相连接的图像传感器，与处理单元相连接的微处理器MCU，基极与微处理器MCU的P10管脚相连接、发射极与列地址寄存器相连接、而集电极经电阻R13后与微处理器MCU的COM管脚相连接的三极管Q3，基极与微处理器MCU的P20管脚相连接、发射极与行地址寄存器相连接。本实用新型的整体结构非常简单，其处理速度较快，处理1028*1028像素的图片仅需0.5s，为传统处理速度的10倍以上。
Description
技术领域
本实用新型属于图像处理技术领域，具体是指基于多寄存器的数字图形处理系统。
背景技术
目前，以扫描仪为代表的图像识别产品层出不穷，其极大的丰富了人们的生活。但是，目前这些图像识别产品的图像识别能力具有一定的局限性，即其图像识别速度和精度仍然不高，加之在识别过程中会出现图像或纸张与扫描传感器不严密贴合的情况，因此会导致出现失真区域，不能真实的反映出实际效果。
实用新型内容
本实用新型的目的在于克服目前图像识别系统所存在的识别速度和精度不高，以及会出现失真区域的缺陷，提供基于多寄存器的数字图形处理系统。
本实用新型的目的通过下述技术方案实现：基于多寄存器的数字图形处理系统，主要由处理单元，与该处理单元相连接的图像传感器，与处理单元相连接的微处理器MCU，基极与微处理器MCU的P10管脚相连接、发射极与列地址寄存器相连接、而集电极经电阻R13后与微处理器MCU的COM管脚相连接的三极管Q3，基极与微处理器MCU的P20管脚相连接、发射极与行地址寄存器相连接，而集电极经电阻R13后与微处理器MCU的COM管脚相连接的晶体管Q4，基极经电阻R8后与微处理器MCU的P30管脚相连接、集电极经电阻R9后与微处理器MCU的COM管脚相连接、而发射极则顺次经电阻R6和电阻R7后与处理单元相连接的晶体管Q2，以及P极与微处理器MCU的BD管脚相连接、N极与晶体管Q2的发射极相连接的二极管D2组成。
进一步地，所述的处理单元由驱动电路，以及与驱动电路相连接的处理电路构成；所述驱动电路由高速驱动芯片K，三极管Q1，一端与高速驱动芯片K的FX管脚相连接、另一端与三极管Q1的基极相连接的电阻R10，一端与高速驱动芯片K的F1管脚相连接、另一端经电容C10后与高速驱动芯片K的FC管脚相连接的电阻R11，以及一端与三极管Q1的发射极相连接、另一端经极性电容C11后与高速驱动芯片K的BE管脚相连接的电阻R12组成；所述三极管Q1的集电极接地，且所述图像传感器直接与高速驱动芯片K的F2管脚相连接，而高速驱动芯片K的BN端则与微处理器MCU的BM端相连接。
所述的处理电路由驱动芯片U，P极与驱动芯片U的SW管脚相连接、N极经极性电容C1后接地的二极管D1，一端与二极管D1的N极相连接、另一端经电阻R2后接地的电阻R1，一端与驱动芯片U的COMP管脚相连接、另一端接地的电容C2，一端与驱动芯片U的COMP管脚相连接、另一端经电容C3后接地的电阻R3，一端与驱动芯片U的VIN管脚相连接、另一端接地的电容C5和极性电容C6，一端与驱动芯片U的VIN管脚相连接、另一端经电阻R5后接地的电阻R4，与电阻R5相并联的电容C7，以及一端与驱动芯片U的SS管脚相连接、另一端接地的电容C4组成；所述电阻R1和电阻R2的连接点还与驱动芯片U的FB管脚相连接；所述驱动芯片U的MIN管脚与高速驱动芯片K的M1管脚相连接，驱动芯片U的MOUT管脚与高速驱动芯片K的M2管脚相连接。
为确保使用效果，所述的驱动芯片U为LT1942型集成芯片，所述高速驱动芯片K为EMD2050型集成芯片，所述的行地址寄存器和列地址寄存器的数量均为一个以上。
本实用新型与现有技术相比，具有如下优点和有益效果：
（1）本实用新型的整体结构非常简单，其处理速度较快，处理1028*1028像素的图片仅需0.5s，为传统处理速度的10倍以上。
（2）本实用新型集成了LT1941型集成芯片、EMD2050高速集成芯片，因此能极大的提高单位时间的图像帧处理效率，从而提高识别效率。
（3）本实用新型开创性的采用了列地址寄存器和行地址寄存器来作为存储系统，不仅能分别对行地址和列地址进行分类存储，而且还能逐行对图像进行行地址扫描和排列，从而极大的提供扫描精度。
附图说明
图1为本实用新型的整体结构示意图。
具体实施方式
下面结合实施例及附图，对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。
如图1所示，本实施例的基于多寄存器的数字图形处理系统主要由处理单元，与该处理单元相连接的图像传感器，与处理单元相连接的微处理器MCU，以及晶体管Q2、晶体管Q3、晶体管Q4、电阻R6、电阻R7、电阻R8、电阻R9、电阻R13、二极管D2，列地址寄存器和行地址寄存器组成。
其中，三极管Q3的基极与微处理器MCU的P10管脚相连接、其发射极与列地址寄存器相连接、而集电极则经电阻R13后与微处理器MCU的COM管脚相连接；晶体管Q4的基极与微处理器MCU的P20管脚相连接、发射极与行地址寄存器相连接，而集电极经电阻R13后与微处理器MCU的COM管脚相连接；晶体管Q2的基极经电阻R8后与微处理器MCU的P30管脚相连接、集电极经电阻R9后与微处理器MCU的COM管脚相连接、而发射极则顺次经电阻R6和电阻R7后与处理单元相连接；所述的二极管D2的P极与微处理器MCU的BD管脚相连接、而N极与晶体管Q2的发射极相连接。
所述处理单元由驱动电路，以及与驱动电路相连接的处理电路构成。如图1所示，该驱动电路由高速驱动芯片K，三极管Q1，电阻R10、电阻R11、电阻R12、电容C10及极性电容C11组成。连接时，电阻R10的一端与高速驱动芯片K的FX管脚相连接、另一端与三极管Q1的基极相连接；电阻R11的一端与高速驱动芯片K的F1管脚相连接、另一端经电容C10后与高速驱动芯片K的FC管脚相连接；电阻R12的一端与三极管Q1的发射极相连接、另一端经极性电容C11后与高速驱动芯片K的BE管脚相连接。
同时，所述三极管Q1的集电极接地，且图像传感器直接与高速驱动芯片K的F2管脚相连接，而高速驱动芯片K的BN端则与微处理器MCU的BM端相连接。
所述的处理电路由驱动芯片U、极性电容C1、二极管D1、电阻R1、电阻R2、电容C2、电阻R3、电容C3、电容C4、电阻R4、电容C7、极性电容C6、电容C5及电阻R5。连接时，二极管D1的P极与驱动芯片U的SW管脚相连接、N极经极性电容C1后接地；电阻R1的一端与二极管D1的N极相连接、另一端经电阻R2后接地；电容C2的一端与驱动芯片U的COMP管脚相连接、另一端接地；电阻R3的一端与驱动芯片U的COMP管脚相连接、另一端经电容C3后接地；极性电容C6的一端与驱动芯片U的VIN管脚相连接、另一端接地，同时，电容C5的一端与驱动芯片U的VIN管脚相连接、另一端接地。
电阻R4的一端与驱动芯片U的COMP管脚相连接，其另一端经电阻R5后接地，电容C7则与电阻R5相并联；电容C4的一端与驱动芯片U的SS管脚相连接、另一端接地。同时，电阻R1和电阻R2的连接点还与驱动芯片U的FB管脚相连接。同时，电阻R7的另一端还与驱动芯片U的VIN管脚相连接。
为确保使用效果，本实施例中的驱动芯片U优先采用LT1942型集成芯片来实现，而高速驱动芯片K则采用EMD2050型集成芯片来实现。
如上所述，便可较好的实现本实用新型。
Claims (6)
1.基于多寄存器的数字图形处理系统，其特征在于，主要由处理单元，与该处理单元相连接的图像传感器，与处理单元相连接的微处理器MCU，基极与微处理器MCU的P10管脚相连接、发射极与列地址寄存器相连接、而集电极经电阻R13后与微处理器MCU的COM管脚相连接的三极管Q3，基极与微处理器MCU的P20管脚相连接、发射极与行地址寄存器相连接，而集电极经电阻R13后与微处理器MCU的COM管脚相连接的晶体管Q4，基极经电阻R8后与微处理器MCU的P30管脚相连接、集电极经电阻R9后与微处理器MCU的COM管脚相连接、而发射极则顺次经电阻R6和电阻R7后与处理单元相连接的晶体管Q2，以及P极与微处理器MCU的BD管脚相连接、N极与晶体管Q2的发射极相连接的二极管D2组成。
2.根据权利要求1所述的基于多寄存器的数字图形处理系统，其特征在于，所述的处理单元由驱动电路，以及与驱动电路相连接的处理电路构成；所述驱动电路由高速驱动芯片K，三极管Q1，一端与高速驱动芯片K的FX管脚相连接、另一端与三极管Q1的基极相连接的电阻R10，一端与高速驱动芯片K的F1管脚相连接、另一端经电容C10后与高速驱动芯片K的FC管脚相连接的电阻R11，以及一端与三极管Q1的发射极相连接、另一端经极性电容C11后与高速驱动芯片K的BE管脚相连接的电阻R12组成；所述三极管Q1的集电极接地，且所述图像传感器直接与高速驱动芯片K的F2管脚相连接，而高速驱动芯片K的BN端则与微处理器MCU的BM端相连接。
3.根据权利要求2所述的基于多寄存器的数字图形处理系统，其特征在于，所述的处理电路由驱动芯片U，P极与驱动芯片U的SW管脚相连接、N极经极性电容C1后接地的二极管D1，一端与二极管D1的N极相连接、另一端经电阻R2后接地的电阻R1，一端与驱动芯片U的COMP管脚相连接、另一端接地的电容C2，一端与驱动芯片U的COMP管脚相连接、另一端经电容C3后接地的电阻R3，一端与驱动芯片U的VIN管脚相连接、另一端接地的电容C5和极性电容C6，一端与驱动芯片U的VIN管脚相连接、另一端经电阻R5后接地的电阻R4，与电阻R5相并联的电容C7，以及一端与驱动芯片U的SS管脚相连接、另一端接地的电容C4组成；所述电阻R1和电阻R2的连接点还与驱动芯片U的FB管脚相连接；所述驱动芯片U的MIN管脚与高速驱动芯片K的M1管脚相连接，驱动芯片U的MOUT管脚与高速驱动芯片K的M2管脚相连接。
4.根据权利要求3所述的基于多寄存器的数字图形处理系统，其特征在于，所述的驱动芯片U为LT1942型集成芯片。
5.根据权利要求2～4任一项所述的基于多寄存器的数字图形处理系统，其特征在于，所述高速驱动芯片K为EMD2050型集成芯片。
6.根据权利要求5所述的基于多寄存器的数字图形处理系统，其特征在于，所述的行地址寄存器和列地址寄存器的数量均为一个以上。
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| CN201420364889.7U CN204031263U (zh) | 2014-07-03 | 2014-07-03 | 基于多寄存器的数字图形处理系统 |
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2014
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