CN204009881U

CN204009881U - 一种具有监控功能的pcie板卡

Info

Publication number: CN204009881U
Application number: CN201420353506.6U
Authority: CN
Inventors: 郑臣明; 柳胜杰
Original assignee: Dawning Information Industry Beijing Co Ltd
Current assignee: Dawning Information Industry Beijing Co Ltd
Priority date: 2014-06-27
Filing date: 2014-06-27
Publication date: 2014-12-10
Anticipated expiration: 2024-06-27

Abstract

本实用新型涉及一种具有监控功能的PCIE板卡，所述板卡通过连接器与主板相连，所述主板设有相互连接的平台控制交换器和基板管理控制器；所述板卡包括设置在所述板卡上的多个PCIE槽或设备、两组排针和与所述PCIE槽或PCIE设备连接的IIC总线接口IO拓展芯片；其中一组所述排针通过与所述平台控制交换器连接实现BIOS自动智能识别和自适应不同的PCIE板卡；另一组所述排针通过与所述基板管理控制器连接实现BMC自动智能识别不同的PCIE板卡。本实用新型的技术方案简单、实用，能够实现对板卡更灵活的监控功能和更准确的故障定位能力。

Description

一种具有监控功能的PCIE板卡

技术领域：

本实用新型涉及一种PCIE板卡，更具体涉及一种具有监控功能的PCIE板卡。

背景技术：

PCI(PeripheralComponentInterconnect，外设部件互连)Express是由Intel倡导开发的处理器系统总线，是一种串行互连技术，目前已经被PCISIG(PCI专业组)接受并成为PCI、PCI-X(PCIextended，PCI扩展)的继承者，目标是完全取代PCI和PCI-X。随着PCIExpress(简称PCIE)规范的发布，越来越多的厂家开始推出基于PCIE规范的芯片和基于PCIE的交换器。PCIE的交换器在一个系统中可以连接很多设备，基于PCIE交换器的通信设备(如路由器、交换机、网关等)也成为一种选择。

PCI Express Bus(PCIE)在目前IT技术的发展中占据越来越重要的位置。现在绝大部分CPU已把PCIE bus集成在CPU内部，而且把所支持的最大PCIE Lane数作为一个很重要的技术指标。目前PCIE板卡的监控技术过于简单，只是单纯地依靠BIOS和OS自身监控的信息报警，缺少灵活性、直观性、准确性，欠缺更准确的故障定位能力。本实用新型设计一套更加有效地监控和管理PCIE板卡的方法，来克服目前的缺陷或不足。

实用新型内容：

本实用新型的目的是提供一种具有监控功能的PCIE板卡，本实用新型的技术方案简单、实用，能够实现对板卡更灵活的监控功能和更准确的故障定位能力。

为实现上述目的，本实用新型采用以下技术方案：一种具有监控功能的PCIE板卡，所述板卡通过连接器与主板相连，所述主板设有依次连接的CPU、平台控制交换器和基板管理控制器；其特征在于：所述板卡包括设置在板卡上的至少一个PCIE槽或PCIE设备、两组排针和与所述PCIE槽或PCIE设备连接的IIC总线接口IO拓展芯片；其中一组所述排针与所述平台控制交换器连接；另一组所述排针与所述基板管理控制器连接。

本实用新型提供的一种如权利要求1所述的一种具有监控功能的PCIE板卡，所述另一组排针通过IIC总线接口IO拓展芯片和连接器与所述主板的基板管理控制器连接。

本实用新型提供的一种具有监控功能的PCIE板卡，与所述平台控制交换器连接的排针组包括至少一个排针；所述排针包括通过上拉电阻与设置在所述板卡上的辅助电源连接的针脚、与所述平台控制交换器的GPIO针脚连接的针脚和与设置在所述板卡上的地连接的针脚。

本实用新型提供的另一优选的一种具有监控功能的PCIE板卡，与所述基板管理控制器连接的排针组包括至少一个排针；所述排针包括通过上拉电阻与设置在所述板卡上的辅助电源连接的针脚、与所述IIC总线接口IO拓展芯片的IO针脚连接的针脚和与设置在所述板卡上的地连接的针脚。

本实用新型提供的再一优选的一种具有监控功能的PCIE板卡，所述板卡设有与所述IIC总线接口连接的PCIE槽或者PCIE设备；将所述PCIE槽或者PCIE设备与所述IIC总线接口IO拓展芯片的IO针脚相连。

本实用新型提供的又一优选的一种具有监控功能的PCIE板卡，所述CPU与所述PCIE槽或者PCIE设备连接，所述CPU收集的BIOS信息通过DMI2和LPC链路传递给所述基板管理控制器。

本实用新型提供的又一优选的一种具有监控功能的PCIE板卡，所述基板管理控制器通过以太网接口与所述终端电脑连接。

本实用新型提供的又一优选的一种具有监控功能的PCIE板卡，所述排针的个数n1与所述PCIE总线的组合方式种类m1间的关系为：2^(n1-1)<＝m1<＝2ⁿ¹。

本实用新型提供的又一优选的一种具有监控功能的PCIE板卡，所述排针的个数n2与所述PCIE板卡个数m2间的关系为：2^(n2-1)<＝m2<＝2ⁿ²。

和最接近的现有技术比，本实用新型提供技术方案具有以下优异效果

1、本实用新型中根据不同的PCIE板卡能够智能地告之BIOS PCIE总线的分配方式，使BIOS能够顺利地初始化PCIE板卡，因此可以实现在同一块主板上PCIE板卡的多样化；

2、本实用新型能够唯一确定PCIE板卡ID号，因此BMC(Baseboard Management Controller)能够知道PCIE板卡的配置情况；

3、本实用新型BMC利用LPC总线能够实现从BIOS读取PCIE板卡信息；BMC也能通过SMB(System Management Bus)总线读取PCIE板卡的信息；通过对比两方面得到的信息，可以实现PCIE板卡的监控管理、故障报警的功能；

4、本实用新型的板卡具有灵活性、直观性、准确性的特点，具有更准确的故障定位能力。

附图说明

图1为本实用新型的板卡结构示意图；

其中，1-主板，2-PCIE板卡，3-终端电脑，4-连接器；

101-CPU，102-内存，103-PCH，104-BMC；

201-PCIE槽或PCIE设备，202-IIC总线接口IO拓展芯片，203-排针，204-上拉电阻，205-3.3V辅助电源，206-地。

具体实施方式

下面结合实施例对实用新型作进一步的详细说明。

实施例1：

如图1所示，本例的实用新型具有监控功能的PCIE板卡通过连接器4将PCIE Lane与主板1相连，所述主板1设有依次连接的CPU101、平台控制交换器PCH103和基板管理控制器BMC104；所述PCIE板卡2包括设置在所述板卡上的至少一个PCIE槽或PCIE设备201、两组排针203和与所述PCIE槽或PCIE设备201连接的IIC总线接口IO拓展芯片202；其中一组所述排针203通过与所述平台控制交换器连接实现BIOS自动智能地识别和自适应不同的PCIE板卡2；另一组所述排针203通过与所述基板管理控制器连接实现BMC自动智能地识别不同的PCIE板卡2。所述另一组排针通过IIC总线接口IO拓展芯片202和连接器4与所述主板1的基板管理控制器连接。

PCIE Lane的分配和识别

PCIE总线有非常灵活的划分方式，具体能够支持的划分类型取决于相应的芯片。本实施例采用Intel Haswell-EP CPU101来阐述本实用新型的技术方案，但不只限于此CPU。Haswell-EP CPU共计有40lane PCIE3.0信号，拥有3个PCIE接口。根据Haswell-EP CPU的规范，每个PORT口可以划分成如表1中的组合。PORT1和PORT2可以有4种组合，PORT3可以有2种组合，所以共有32(4*4*2)种组合，也即可以有32种的PCIE Lane组合方式。

为了充分利用PCIE总线划分的灵活性，本实用新型的主板1是通过连接器4把Haswell-EP CPU101所有的PCIE lane信号都引入到PCIE板卡2上，这样可以在同一块主板1上实现多达32种PCIE Lane组合方式，能够满足不同应用场合的需求。如图1所示，Haswell-EP CPU101通过PCIE x40信号连接到多个PCIE槽或PCIE设备201上。如果用于GPU应用，那么PCIE总线可以设计成2个PCIE x16和1个PCIE x8。如果一些场合不要求PCIE带宽指标只要求插入更多的PCIE设备，那么PCIE总线可以设计成10个PCIE x4。

表1 PCIE x40 bus的分配方式

以上主板1和PCIE板卡2的连接结构保证了系统可以拥有多变多用途的PCIE板卡2设计，但还需要解决不同PCIE Lane组合方式能够被BIOS顺利识别和初始化的问题。

给每种PCIE组合方式编一个唯一的二进制代码，称为PCIE组合方式代码WD，固化在每个PCIE板卡2上，在BIOS初始化PCIE bus之前，首先通过PCH103读取WD，然后根据读取的WD对CPU101的PCIE Lane进行合理的划分和初始化，实现BIOS能够自动智能地识别和自适应不同的PCIE板卡2。WD代码有几位就采用几个排针203,WD每个二进制位对应一个排针203。这些排针设计在PCIE板卡2上，每个排针都引出一根信号线通过连接器4连接到主板PCH103的GPIO脚上。而且排针203能够把其所引出的信号线设置为高电平或者低电平。根据WD每位的值，设置相应排针203为高电平或低电平，就实现了WD固化在PCIE板卡2上。所以PCH103能够通过读取在PCIE板卡2上排针的高低电平就能识别出WD。

在PCIE板卡2上设计多个3针的排针203,排针的第1个针脚通过一个阻值为4.7千欧姆的上拉电阻204上拉到辅助电源3.3V_AUX205,第2针脚的信号设置为PCIE带宽信号(PCIE_LINK_WIDTH_ID1，…,PCIE_LINK_WIDTH_IDn)连接到Intel PCH103的GPIO针脚上，第3个针脚下拉到地206，即下拉到零电平。当跳帽安装在第1个针脚和第2个针脚时，会把PCIE带宽信号拉高，当跳帽安装在第2个针脚和第3个针脚时，会把PCIE带宽信号拉低。假设PCIE总线的组合方式有m1种，则需要n1个排针，且m1和n1需要满足2^(n1-1)<＝m1<＝2ⁿ¹。对于Haswell-EP CPU101来说，至少有32种PCIE组合方式，所以至少需要用5个排针203来区分。利用这5个排针203对每个PCIE带宽信号进行拉高或者拉低，实现对每一种PCIE Lane组合方式进行唯一的二进制编码，此编码称为PCIE组合方式代码WD。BIOS据此WD可以唯一区分和确定每一个PCIE板卡2的PCIE分配方式，如表2所示。当然在实际的系统设计中，这些组合方式不可能全部都会用到，所以可以减少排针203的使用数量。主板1开机后，PCH103通过信号线PCIE_LINK_WIDTH_IDx(x＝1～n1)检查排针203的电平，从而使BIOS得知PCIE板卡2所需的PCIE总线分配方式,然后对PCIE总线进行相应的划分和初始化。

表2 PCIE板卡的带宽信号代码(WD)

PCIE板卡ID的设计和识别

为了对PCIE板卡2进行更好的监控，需要给每个PCIE板卡2赋予一个唯一的二进制识别号，称之为PCIE板卡ID。PCIE板卡ID固化在每个PCIE板卡2上，BMC104借助于SMB Bus(System Management Bus)读取每个PCIE板卡ID，然后根据读取的ID在BMC104程序数据库中调取对应板卡的相关信息，实现BMC104能够自动智能地识别不同的PCIE板卡2。ID代码有几位就采用几个排针203,ID每个二进制位对应一个排针203。这些排针203设计在PCIE板卡2上，每个排针203都引出一根信号线连接IIC总线接口IO拓展芯片202。而且排针203能够把其所引出的信号线设置为高电平或者低电平。根据ID每位的值，设置相应排针203为高电平或低电平，就实现了ID固化在PCIE板卡2上。IO拓展芯片利用SMB总线通过连接器4与BMC104相连。所以BMC104能够通过所述IO拓展芯片读取在PCIE板卡2上排针203的高低电平就能识别出ID。

为此在PCIE板卡2内，设计多个3针的排针203,所述排针203的第1个针脚通过一个阻值为4.7千欧姆的上拉电阻204上拉到辅助电源3.3V_AUX205,第2个针脚的信号设置为PCIE板卡ID信号(PCIE_CARD_ID1，…,PCIE_CARD_IDn)连接到一个IIC总线接口IO拓展芯片202的IO针脚上，第3个针脚下拉到地206，即下拉到零电平。当跳帽安装在第1个针脚和第2个针脚时，会把PCIE板卡ID信号拉高，当跳帽安装在第2个针脚和第3个针脚时，会把PCIE板卡ID信号拉低。假设PCIE板卡有m2个，则需要n2个排针，且m2和2n需要满足2^(n2-1)<＝m2<＝2ⁿ²。利用这些排针203对每个PCIE板卡ID信号进行拉高或者拉低，为每个PCIE板卡2进行统一编号，标识一个唯一的二进制ID号，于是BMC104可以根据ID号唯一区分和确定每一个PCIE板卡2。需要注意的是，每种PCIE总线的分配方式有可能对应多种PCIE板卡2，也即PCIE板卡2的ID号能够唯一确定每块PCIE板卡2,而不是根据每种PCIE总线分配方式来确定。

把PCIE板卡2上的每个PCIE槽或PCIE设备201的present信号PCIE_SLOTx_PRSNT_N(x＝1～n)引入到IIC总线接口IO拓展芯片202的IO针脚上，用于检测每个设备的在位状态。当PCIE设备存在时，PCIE_SLOTx_PRSNT_N信号电平会变低，IO拓展芯片会检测到低电平，于是判断PCIE槽上已经插入PCIE卡，或者存在PCIE设备，否则PCIE_SLOTx_PRSNT_N信号应该为高电平。

IIC总线接口IO拓展芯片202通过SMB总线与BMC104相连。所述BMC104通过SMB总线读取IO拓展芯片检测到的PCIE板卡ID信息和PCIE设备的信息，从而为整个PCIE板卡2的监控提供基础数据。

主板监控系统的设计

Intel Haswell-EP CPU101通过DMI2(Direct Media Interface Gen2)总线与PCH103连接，PCH103通过LPC(Low Pin Count Bus)总线与BMC104连接。所述CPU101收集的BIOS信息通过DMI2和LPC链路传递给BMC104。

所述BMC104通过自己的以太网络接口与终端电脑3相连，可以把BMC芯片监控的信息时时传输到终端电脑3上，并以友好的界面向用户展现，实现智能监控PCIE板卡2的功能。

所述BMC芯片采用辅助电源工作，即在主板1未开机但有辅助电源时，BMC104可以正常工作。

PCIE板卡信息的监控

PCIE板卡信息的监控方法如下：

1)在BMC104的程序数据库中给每种PCIE板卡2建立板卡ID数据库，至少包括每种PCIE板卡的ID号、PCIE Lane分配形式、PCIE槽或PCIE设备数量201等信息。

2)在BIOS的程序数据库中给每种PCIE分配组合建立PCIE组合方式代码W)数据库，至少包括每种PCIE分配组合的WD号、PCIE Lane分配形式。

3)根据PCIE板卡2实际的设计情况，对每种PCIE板卡2的ID排针、WD排针进行正确的设置。然后插入主板1中。

4)在未开机时所述主板1通过辅助电源使得BMC104正常工作。

5)BMC104通过SMB总线读取IIC总线接口IO拓展芯片202的IO接口寄存器，一方面可以得知每个PCIE_CARD_IDx信号的电平，然后组合成PCIE板卡的ID号，另一方面可以得知每个在位信号PCIE_SLOTx_PRSNT_N的电平，由此可以知道对应PCIE插卡或者PCIE设备的在位信息。BMC104根据读取到的ID号在自己的程序数据库中调出相对应PCIE板卡2的PCIE Lane分配形式、PCIE槽或PCIE设备201数量等信息。

6)主板1开机，PCH103首先通过信号线PCIE_LINK_WIDTH_IDx读取排针203的电平，从而得知此PCIE板卡2所需要的PCIE Lane分配形式。BIOS于是据此对PCIE总线进行划分和相应的初始化。

7)主板1开机完成后，BMC104可以通过LPC总线读取主板BIOSPOST(Power On Self Test,上电自检)信息，这些信息包括PCIE设备的数量、PCIE总线位宽等。

8)BMC104对比分析两方面的数据，得出相关的监控和分析数据。

一个方面的对比是PCIE设备的数量是否一致。BMC104把从BIOS POST信息中得出的PCIE设备数量信息(即第7步)与从PCIE板卡2在位信号得知的PCIE设备数量信息(即第5步)进行对比，如果不一致则表明出现PCIE插卡未插紧、或者PCIE设备初始化错误、或者PCIE设备损坏等故障情况。

另一个方面的对比是PCIE总线的位宽是否一致。BMC104把从BIOS POST信息中得出的PCIE设备总线位宽信息(即第7步)与从PCIE板卡ID代码查询得知的PCIE设备总线位宽信息(即第5步)进行对比，如果不一致则表明出现PCIE位宽(WD)排针设置错误、或者PCIE插卡未插紧、或者PCIE设备初始化错误、或者PCIE设备损坏等故障情况。

9)终端电脑3通过以太网络读取BMC104监控的信息(即第8步信息)以友好的界面向用户展现，实现智能监控PCIE板卡功能。

本申请中的CPU101为：Intel公司的Haswell-EP；PCH103:Intel公司的Wellsburg C610 Series chipset；BMC104：ASPEED公司的AST2400；IIC总线接口IO拓展芯片202：ONSEMI公司的型号为PCA9535PW；连接器4：AMPHENOL公司的G630HAA22246EU。

Grantley平台为Intel公司即将在2014年底发布的服务器新平台；Haswell-EP为Intel公司即将在2014年底发布的最新CPU；PCH为Platform Controller Hub,平台控制交换器，Intel对南桥的称谓；NCSI为Network Controller Sideband Interface,网络控制器边带接口，就是一个由分布式管理任务组(Distributed Management Task Force,DMTF)定义的用于支持服务器带外管理的边带接口网络控制器的工业标准。QPI为QuickPath Interconnect,Intel CPU之间的总线；DMI2为Direct Media Interface Gen2 operating at PCI Express 2.0speed；BMC为Baseboard Management Controller,基板管理控制器,支持行业标准的Intelligent Platform Management Interface(IPMI)规范。此规范描述了已构建到主板中的管理功能。其中包括：诊断、本地和远程、控制台支持、配置管理、硬件管理和故障排除。辅助(standby)电源为即电脑未开机就存在的那种电；IIC总线为一种信号协议总线，只有2个信号：数据信号SDA，时钟信号CLK；SMB总线为SMB(System Management Bus)实际上就是常说的I2C总线；LPC总线为Low Pin Count Bus；PCIE Lane为1Lane包括一对发送差分对和一对接收的差分对。

最后应当说明的是：以上实施例仅用以说明本实用新型的技术方案而非对其限制，所属领域的普通技术人员尽管参照上述实施例应当理依然可以对本实用新型的具体实施方式进行修改或者等同替换，这些未脱离本实用新型精神和范围的任何修改或者等同替换，均在申请待批的本实用新型的权利要求保护范围之内。

Claims

1.一种具有监控功能的PCIE板卡，所述板卡通过连接器与主板相连，所述主板设有依次连接的CPU、平台控制交换器和基板管理控制器；其特征在于：所述板卡包括设置在板卡上的至少一个PCIE槽或PCIE设备、两组排针和与所述PCIE槽或PCIE设备连接的IIC总线接口IO拓展芯片；其中一组所述排针与所述平台控制交换器连接；另一组所述排针与所述基板管理控制器连接。

2.如权利要求1所述的一种具有监控功能的PCIE板卡，其特征在于：所述另一组排针通过IIC总线接口IO拓展芯片和连接器与所述主板的基板管理控制器连接。

3.如权利要求1所述的一种具有监控功能的PCIE板卡，其特征在于：与所述平台控制交换器连接的排针组包括至少一个排针；所述排针包括通过上拉电阻与设置在所述板卡上的辅助电源连接的针脚、与所述平台控制交换器的GPIO针脚连接的针脚和与设置在所述板卡上的地连接的针脚。

4.如权利要求2所述的一种具有监控功能的PCIE板卡，其特征在于：与所述基板管理控制器连接的排针组包括至少一个排针；所述排针包括通过上拉电阻与设置在所述板卡上的辅助电源连接的针脚、与所述IIC总线接口IO拓展芯片的IO针脚连接的针脚和与设置在所述板卡上的地连接的针脚。

5.如权利要求4所述的一种具有监控功能的PCIE板卡，其特征在于：所述板卡设有与所述IIC总线接口连接的PCIE槽或者PCIE设备；将所述PCIE槽或者PCIE设备与所述IIC总线接口IO拓展芯片的IO针脚相连。

6.如权利要求5所述的一种具有监控功能的PCIE板卡，其特征在于：所述CPU与所述PCIE槽或者PCIE设备连接，所述CPU收集的BIOS信息通过DMI2和LPC链路传递给所述基板管理控制器。

7.如权利要求1所述的一种具有监控功能的PCIE板卡，其特征在于：所述基板管理控制器通过以太网接口与终端电脑连接。

8.如权利要求3所述的一种具有监控功能的PCIE板卡，其特征在于：所述排针的个数n1与所述PCIE总线的组合方式种类m1间的关系为：2^(n1-1)<＝m1<＝2ⁿ¹。

9.如权利要求4所述的一种具有监控功能的PCIE板卡，其特征在于：所述排针的个数n2与所述PCIE板卡个数m2间的关系为：2^(n2-1)<＝m2<＝2ⁿ²。