CN203982365U - 一种ect/evt用的合并单元接口 - Google Patents

Abstract

本实用新型涉及一种ECT/EVT用的合并单元接口，属于电力自动化技术领域。该合并单元接口为一种ECT/EVT用的合并单元接口，接口置于机箱内，机箱由面板、长方体支撑框架、上下盖板、左右盖板及后盖板拼装而成，上下盖板上开有网孔，并在其内侧嵌入防尘网，面板上安装有触控显示面板、通讯串口及LED工作指示灯，触控显示面板上连接有FPGA芯片,FPGA芯片内部还集成有数据接收模块、CRC校验模块。该单元接口通过FPGA芯片来实现复杂线路的集成，机箱通过人性化设计满足现代电力自动化领域的各种要求，以较高集成度满足现代电力自动化领域要求，并且相对于其他器件具有良好的抗干扰性，人机交互界面更为亲和方便。

Description

一种ECT/EVT用的合并单元接口

技术领域

本实用新型涉及一种ECT/EVT用的合并单元接口，属于电力自动化技术领域。

背景技术

如图1所示,合并单元的定义在IEC60044-7/8中首次给出，它是针对数字化输出的电子式电流/电压互感器(ECT/EVT)而引进的新概念，其主要功能是同步采集多路ECT/EVT输出的数字信号后按照标准规定的格式发送给保护、测控设备。

合并单元一般包含同步功能模块、多路数据采集模块和串口发送功能模块。同步功能模块在正确识别外部输入的同步秒脉冲时钟信号(一般是GPS接收机输出的信号)后，合并单元给各路A/D转换器发送同步转换信号。多路数据采集和处理功能模块：是与电子式互感器进行接口的主要功能模块；在合并单元给多路A/D转换器发送同步转换信号后，将同时接收所有通道的数据并对其进行校验；此外，合并单元还需要对这些数据进行正确排序并输出给串口发送功能模块。串口功能发送模块：用于将各路采样值数据进行组帧并发送给保护测控设备。

实用新型内容

本实用新型要解决的技术问题是，针对现有技术不足，提出一种具有高集成度、抗干扰良好、基于IEC60044-7/8规约的ECT/EVT用的合并单元接口。

本实用新型为解决上述技术问题提出的技术方案是：一种ECT/EVT用的合并单元接口,所述接口置于机箱内，所述机箱由面板、长方体支撑框架、上下盖板、左右盖板及后盖板拼装而成，所述机箱内部嵌有插拔光纤接口板的导轨，所述上下盖板上开有网孔且在其内侧嵌入有防尘网，所述面板上安装有电容屏幕触控显示面板、通讯串口及LED工作指示灯，所述电容屏幕触控显示面板上连接有FPGA芯片,所述FPGA芯片内部还集成有数据接收模块、CRC校验模块。

上述技术方案的改进是：所述FPGA芯片采用带有嵌入式阵列的ACEX1K系列芯片。

上述技术方案的改进是：所述面板、上下盖板、左右盖板及后盖板为铝合金材料制成的面板、上下盖板、左右盖板及后盖板，所述长方体支撑框架为硅钢合金制成的长方体支撑框架。

上述技术方案的改进是：所述数据接收模块包括计数器、双向数据总线、接收锁存器寄存器、发送锁存寄存器、接收移位寄存器、发送移位寄存器及两个逻辑控制器，所述数据接收模块用于接收来自外部A/D转换器传输的12路异步串行方式传输的数据，所述双向数据总线连接接收锁存寄存器和发送锁存寄存器，所述接收锁存寄存器与接收移位寄存器连接，所述发送锁存寄存器与发送移位寄存器连接，两个逻辑控制器之一分别与接收锁存寄存器与接收移位寄存器连接，两个逻辑控制器之二分别与发送锁存寄存器与发送移位寄存器连接，每个逻辑控制器输出端接在与接收锁存器和发送锁存器的控制位，所述发送锁存寄存器与CRC校验模块连接；所述发送锁存寄存器与发送移位寄存器均与FPGA的嵌入式阵列连接。

上述技术方案的改进是：CRC校验模块是6位移位寄存器。

本实用新型采用上述技术方案的有益效果是：机箱采用金属构造，并利用FPGA芯片，以较高集成度满足现代电力自动化领域要求，并且相对于其他器件具有良好的电磁屏蔽性能不会被其他期间干扰而影响性能，且低功耗、可靠性高，操作更方便，省去多余的外设如键盘、鼠标、手写笔与手写板等，人机交互界面更为亲和方便，并且串行异步传输方式，能够有效确定数据起始码位，不需要为12路数据设置不同的数据接收模块，较同步接收方式来看，单片机的每路数据对应设置接收模块方式来说，集成度要高了许多，电路也相对简化。并且为了减小数据报文冗余度，采用6位移位寄存器，较少校验位的位数，减小帧传输的额外开销，并且利用FPGA芯片的EAB块对12路数据的接收顺序进行编号，实现FIFO功能，因此即便是12路信号采用同步接收方式也不会造成接收数据的存储位置混乱和输出数据的码间干扰的问题。

附图说明

下面结合附图对本实用新型作进一步说明：

图1是现有的规约IEC60044-7/8定义的合并单元。

图2是本实用新型实施例机箱的结构示意图。

图3是起始时刻原理示意图。

图4是数据接收模块的原理示意图。

图5是实现图4中功能的电路示意图。

图6是CRC-6移位寄存器的原理示意图。

图7是CRC-6移位寄存器的数子电路简化示意图。

具体实施方式

实施例

如图2所示，本实用新型用来设置一种ECT/EVT用的合并单元接口的机箱，所述机箱由面板、长方体支撑框架、上下盖板、左右盖板及后盖板拼装而成，机箱内部嵌有插拔光纤接口板的导轨，上下盖板上开有网孔1，并在其内侧嵌入防尘网，面板上安装有电容屏幕触控显示面板3、通讯串口2及LED工作指示灯，电容屏幕触控显示面板1上连接有FPGA芯片,所述FPGA芯片内部还集成有数据接收模块、CRC校验模块。

本实用新型的FPGA芯片采用低功耗、高可靠性的带有嵌入式阵列的ACEX1K系列芯片。

所述嵌入式阵列是在输入输出口上带有寄存器的灵活RAM块。

本实用新型的所述面板、上下盖板、左右盖板及后盖板采用铝合金材料制成面板、上下盖板、左右盖板及后盖板，所述长方体支撑框架采用硅钢合金制成长方体支撑框架。

如图4所示，所述数据接收模块包括计数器、双向数据总线、接收锁存器寄存器、发送锁存寄存器、接收移位寄存器、发送移位寄存器及两个逻辑控制器，所述数据接收模块用于接收来自外部A/D转换器传输的12路异步串行方式传输的数据，所述双向数据总线连接接收锁存寄存器和发送锁存寄存器，所述接收锁存寄存器与接收移位寄存器连接，所述发送锁存寄存器与发送移位寄存器连接，两个逻辑控制器之一分别与接收锁存寄存器与接收移位寄存器连接，两个逻辑控制器之二分别与发送锁存寄存器与发送移位寄存器连接，每个逻辑控制器输出端接在与接收锁存器和发送锁存器的控制位，每个逻辑控制器的时钟信号是计数器的进位信号，所述发送锁存寄存器与CRC校验模块连接；所述发送锁存寄存器与发送移位寄存器均与FPGA的嵌入式阵列连接。

如图6、图7所示，本实用新型的CRC校验模块是6位移位寄存器，各个以为寄存器之间的关系用VHDL语言描述如下：C(0)<＝C(5)XOR DIN；C(1)<＝C(0)；C(2)<＝C(1)XOR C(5)；C(3)<＝C(2)；C(4)<＝C(3)；C(5)<＝C(4)XOR C(5)；所述C(0)、C(1)、C(2)、C(3)、C(4)、C(5)是指6个移位寄存器，采取串入并出方式。

本实用新型的数据传输采用曼彻斯特编码，并且首先传输MSB位，并符合FT3帧格式。

如图3所示，当接收端接收来自A/D转换器的12路数据时，因为数据传输是采取曼彻斯特编码方式进行的，因此数据中有MSB位，为了检测MSB确定数据的起始位，计数器的时钟频率为数据传输频率的16倍，因此当计数器连续记录8个1(高电平)时，将自身进位信号发送逻辑控制器，同时将自身清零，并重新计数，再次收到8个1(高电平)时，将自身进位信号再次发送逻辑控制器，逻辑控制器在规定时间(即二分之一的数据传输的时钟周期)内收到两个来自计数器的进位信号，则将双向数据总线上的数据转存到接收锁存寄存器上和发送锁存寄存器上，此后每隔16个计数器的时钟脉冲(频率16MHZ)采集一次双向数据总线上数据，其具体实现将如图4所示由XC18V01PC20_1及XC2S50_3照图中所示连接实现。

如图5、图6所示，数据被转存CRC校验模块后，6个移位寄存器如图5所示的逻辑连接关系，实现将由DIN进入的数据，数据共22位，依照FT3帧格式编码，起始位(1位)+电压和/或电流数据信息位(16位)+CRC生成位(6位)+停止位(1位)，其中起始位和终值为时钟是高电平(起始位)和低电平(停止位)，因此将22位数据，包括16位数据和6位CRC生成位输入如图5或图6所示的CRC校验模块(CRC-6移位寄存器)，如果C(5)～C(0)这6个移位寄存器的内容全为0，则认为传输中的无错码(CRC_OK＝“1”)，否则判为有错码(CRC_WRONG＝“1”)，上述判断方式只要将并出的结果通过与逻辑门(AND)即可实现，因此在图5、图6中均省略了，上述功能由图5、图6中电路实现。

借助FPGA芯片内自带的嵌入式阵列EAB(EAB是在输入输出口上带有寄存器的灵活RAM，利用此EAB块实现先入先出FIFO功能)即前述接收移位寄存器和发送移位寄存器将数据存储的位置。

通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到本发明可借助VHDL语言将电路写入芯片加必需的通用硬件的方式来实现，当然也可以通过硬件，即通过若干单片机来实现，但是单片机的集成度太差，且需要较多单片机才能实现本实用新型中的功能，因此很多情况下前者是更佳的实施方式。基于这样的理解，本实用新型的技术方案本质上或者说对现有技术做出贡献的部分可以以VHDL语言写入可编程芯片的方式来体现出来，众所周知VHDL语言可以描述硬件电路功能，信号连接关系及定时关系，简化了可编程阵列的展示方式，因此在前文描述中可能给出了若干用于描述电路之间关系的VHDL语言来简化理解，避免附上阵列图，导致描述与理解带来的困难，本实用新型的产品可以集成在可编程芯片中，实现前述所描述的逻辑阵列。

本实用新型不局限于上述实施例。凡采用等同替换形成的技术方案，均落在本实用新型要求的保护范围。

Claims (5)

1.一种ECT/EVT用的合并单元接口,所述接口置于机箱内，所述机箱由面板、长方体支撑框架、上下盖板、左右盖板及后盖板拼装而成，所述机箱内部嵌有插拔光纤接口板的导轨，其特征在于：所述上下盖板上开有网孔且在其内侧嵌入有防尘网，所述面板上安装有电容屏幕触控显示面板、通讯串口及LED工作指示灯，所述电容屏幕触控显示面板上连接有FPGA芯片,所述FPGA芯片内部还集成有数据接收模块、CRC校验模块。

2.根据权利要求1所述的一种ECT/EVT用的合并单元接口，其特征在于：所述FPGA芯片是带有嵌入式阵列的ACEX1K系列芯片。

3.根据权利要求2所述的一种ECT/EVT用的合并单元接口,其特征在于：所述面板、上下盖板、左右盖板及后盖板采用铝合金材料制成面板、上下盖板、左右盖板及后盖板，所述长方体支撑框架采用硅钢合金制成长方体支撑框架。

4.根据权利要求1、2或3所述的一种ECT/EVT用的合并单元接口,其特征在于：所述数据接收模块包括计数器、双向数据总线、接收锁存器寄存器、发送锁存寄存器、接收移位寄存器、发送移位寄存器及两个逻辑控制器，所述数据接收模块用于接收来自外部A/D转换器传输的12路异步串行方式传输的数据，所述双向数据总线连接接收锁存寄存器和发送锁存寄存器，所述接收锁存寄存器与接收移位寄存器连接，所述发送锁存寄存器与发送移位寄存器连接，两个逻辑控制器之一分别与接收锁存寄存器与接收移位寄存器连接，两个逻辑控制器之二分别与发送锁存寄存器与发送移位寄存器连接，每个逻辑控制器输出端接在与接收锁存器和发送锁存器的控制位，所述发送锁存寄存器与CRC校验模块连接；所述发送锁存寄存器与发送移位寄存器均与FPGA的嵌入式阵列连接。

5.如权利要求4所述的一种ECT/EVT用的合并单元接口,其特征在于：所述CRC校验模块是6位移位寄存器。