CN203759680U - 一种可鉴别绞车转向及脉冲计数的isa采集板 - Google Patents
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Abstract
一种可鉴别绞车转向及脉冲计数的ISA采集板，采用ISA接口方式与上位设备进行通讯，包括信号采集接口模块、第一整形模块、第二整形模块和数据采集控制及计算模块；第一整形模块和第二整形模块分别对相应的采集信号进行整形，数据采集控制及计算模块对整形后的信号进行输入、计数、鉴相计算和存放最终绞车脉冲信号计数结果，同时实现上位设备和FPGA芯片之间采集控制及数据交换，经数据采集控制及计算模块对信号进行处理后通过ISA接口将结果输入给上位设备。实现了准确地对绞车传感器进行正反转鉴相和脉冲计数，使录井系统中对井深测量或者大钩高度跟踪更加准确、可靠。
Description
技术领域
本实用新型涉及一种ISA（Industrial Standard Architecture）采集板，特别是涉及一种可鉴别绞车转向及脉冲计数的ISA采集板。
背景技术
大多数的录井参数都是以井深为基础，井深参数测量系统是录井仪器中最重要的组成部分，绞车传感器是录井系统中的核心传感器，主要用于获得井深参数，其测量的准确性对于井深测量起着至关作用。
井深的测量是通过测量大钩高度实现的，对大钩高度测量主要是用绞车传感器。绞车传感器是一种增量型旋转编码器，主要有一个定子部件和一个转子部件组成。绞车传感器安装在钻机滚筒轴上，滚筒上缠绕的大绳随着滚筒的转动带动大钩升降，绞车传感器随之输出与大钩高度相对应的脉冲信号。绞车传感器是录井系统中的主要传感器之一，其测量的准确性对于井深测量起着至关作用。但是由于钻井现场各种干扰较大，尤其是在电动钻机条件下，绞车传感器信号测量经常出现误差或者由此而引起大钩高度不能正常跟踪的问题。
录井系统中经常用到的还有一种数字式传感器，例如泵冲传感器、转盘转速传感器等。泵冲传感器是一种电磁类接近开关型传感器，常用泵冲传感器为电感式。在传感器中有一振荡线圈，当有金属片接近传感器的检测头时，由于磁通变化，使线圈的等效阻抗发生变化，破坏了振荡器的振荡条件，从而使振荡器停振。当金属片远离时，振荡器恢复振荡。
目前，录井系统对于绞车传感器和脉冲数字式传感器的采集多采用倍加福采集模块进行采集，存在的缺点是模块体积较大，价格比较昂贵，脉冲数字式传感器采集通道较少，且传感器易受外界环境干扰或者电缆电阻过大而引起的信号失真造成测量不准确。
实用新型内容
本实用新型提供一种可鉴别绞车转向及脉冲计数的ISA采集板，其目的是能够准确地对绞车传感器进行正反转鉴相和脉冲计数，使录井系统中对井深测量或者大钩高度跟踪更加准确、可靠。
为了实现上述发明目的，本实用新型采取的技术方案如下：
一种可鉴别绞车转向及脉冲计数的ISA采集板，采用ISA接口方式与上位设备进行通讯，包括信号采集接口模块、第一整形模块、第二整形模块和数据采集控制及计算模块；
其中，信号采集接口模块包括两个连接器，其中一个连接器包括16路信号输入通道，另一个连接器包括4路输入通道；信号采集接口模块将外部输入的脉冲信号输入给第一整形模块和第二整形模块；
第一整形模块包括滤波器和施密特触发反相器；16路的数字式传感器信号经滤波器传给相应的施密特触发反相器，实现对数字式传感器信号的整形；
第二整形模块包括滤波器、调理放大电路、参考电源、限幅放大器和施密特触发反相器；2路一组的绞车传感器信号经滤波器滤波后，经调理放大电路后被输入限幅放大器，并由限幅放大器组成电平比较电路，与参考电源提供的参考电平对比，完成去噪干扰，输入给相应的施密特触发反相器，完成对绞车传感器信号的整形；
数据采集控制及计算模块为FPGA芯片和缓冲器；FPGA芯片完成经第一整形模块和第二整形模块处理后的脉冲信号的输入、计数、鉴相计算和存放最终绞车脉冲信号计数结果；缓冲器用来上位设备和FPGA芯片之间进行采集控制及数据交换；
经数据采集控制及计算模块对信号进行处理后通过ISA接口将结果输入给上位设备。
所述FPGA芯片在进行逻辑计算和判断时，采用16MHz的时钟信号。所述FPGA芯片与上位设备进行地址通讯的范围为13位，进行数据通讯的范围为8位。
本实用新型与现有技术相比，其有益效果如下：
该采集板采用4路绞车传感器采集通道和16路脉冲数字式传感器采集通道，在实现绞车传感器信号采集的基础上同时实现泵冲传感器、转盘转速传感器等脉冲数字式传感器的信号的同时采集，提高了采集板的采集信息容量。
数据采集控制及计算模块采用FPGA芯片，并在FPGA芯片内部采用多组逻辑组合判别，能够避免因探头安装位置不正确而引起的鉴相或者计数不准确。
通过设置第一信号整形模块和第二信号整形模块实现信号前端处理，能够避免信号因电缆电阻过大而引起的引号衰减所造成的测量误差。
在数据采集控制及计算模块进行逻辑判断编程时，采用16MHz的时钟信号的上升沿为触发，采样频率高，能够准确检测绞车传感器两组信号的边沿。能够避免因干扰而引起的信号测量误差。
该采集板与现有的倍加福采集模块相比具有体积小，携带方便，造价低廉等优点。
附图说明
图1是采集板功能模块框图。
图2是是采集板电路连接原理图。
图3是绞车传感器输出的波形图。
图4是绞车传感器正反转波形图。
图5是绞车传感器测量原理图。
图6是泵冲传感器测量原理图。
附图标记：101-输入接口模块、102-数字式传感器整形模块、103-绞车传感器信号整形模块、104-数据采集控制及计算模块、105-电脑CPU、106-时钟信号；
201-滤波器、202-施密特触发反相器、203-调理放大电路、204-限幅放大器、205-参考电源、206-FPGA芯片、207-缓冲器、208-ISA接口；
501-绞车传感器获得的脉冲信号、502-第一模拟信号整形电路、503-第一数字信号整形电路；
601-泵冲传感器获得的脉冲信号、602-第二模拟信号整形电路、603-第二数字信号整形电路。
具体实施方式
为使本实用新型的发明目的、技术方案和有益效果更加清楚明了，下面结合附图对本实用新型的实施例进行说明，需要说明的是，在不冲突的情况下，本申请中的实施例和实施例中的特征可以相互任意组合。
图1为采集板功能模块框图。如图1所示，采用ISA接口方式与电脑CPU105进行通讯，包括信号采集接口模块101、数字式传感器整形模块102即第一整形模块、绞车传感器信号整形模块103即第二整形模块和数据采集控制及计算模块104；经数据采集控制及计算模块对信号进行处理后通过ISA接口208将结果输入到电脑CPU105内。
图2是是采集板电路连接原理图。如图2所示，信号采集接口模块101包括两个部分，其中一部分包括16路信号输入通道为脉冲数字式传感器采集通道，另一部分包括4路绞车传感器信号输入通道；信号采集接口模块将外部输入的脉冲信号（Inpulse）输入给数字式传感器整形模块102和绞车传感器信号整形模块103；
数字式传感器整形模块102包括滤波器（Filter）(A1至A16)201、施密特触发反相器（Schmitt Trigger Inverter）(B1至B16)202；数字式传感器信号经滤波器（Filter）(A1至A16)201传给相应的两个施密特触发反相器（SchmittTrigger Inverter）(B1至B16及C1至C16)202；使16路数字式传感器的脉冲信号的输出电平达到一致，并过滤掉信号中的噪声和毛刺；
绞车传感器信号整形模块103包括滤波器（Filter）（A17至A20）201、调理放大电路(OP Amplifier)(D1至D4)203、限幅放大器(Limiting Amplifier)(E1至E4)204、参考电源（Vref）205和两个施密特触发反相器（Schmitt TriggerInverter）(B17至B20及C17至C20)202；每一个限幅放大器(LimitingAmplifier)204均连接一个参考电源（Vref）205；其工作过程为：绞车传感器的脉冲信号经滤波器（Filter）滤波后传给相应调理放大电路(OP Amplifier)(D1至D4)，处理后的信号幅度加大，调理后的信号被输入到限幅放大器(Limiting Amplifier)(E1至E4)，由限幅放大器(Limiting Amplifier)组成电平比较电路，与参考电源（Vref）提供的参考电平对比后，完成去噪干扰，输入给相应的施密特触发反相器（Schmitt Trigger Inverter）(B17至B20及C17至C20)202，最终形成整形后的绞车脉冲信号。
所有经过整形及滤波处理后的脉冲信号被送至一块FPGA的FPGA芯片206的20个I/O管脚；并由其内部定义的20个计数器对其计数。FPGA芯片206内部另外定义了一些逻辑单元以及两个计数器，用于鉴相判断与存放最终的绞车传感器信号的计数结果。这些逻辑单元依据每组绞车信号的相位差的时序，判断绞车旋转方向，对每组各两路绞车信号计数数值进行运算，并将最终计数结果保存至绞车信号计数器。FPGA芯片206内部还定义有地址译码器（Address）、选通器，及其它逻辑电路，实现与ISA接口208的通讯;通过判断连接至ISA接口208的输入管脚IOW与输入管脚IOR，判断上位设备读或写的操作，此处的上位设备可以为电脑CPU;根据上位设备的操作，改变缓冲器207的DIR管脚电平，执行发出数据或读入数据的具体操作。在电脑CPU105不进行读或写操作时，可以通过改变缓冲器的OE管脚电平对其进行选中或不选中，使其在工作与不工作状态进行切换。
FPGA芯片206的地址译码器（Address）则将ISA总线中的地址线数据转换成18个FPGA内部定义的计数器地址。此18个计数器即为16个脉冲信号计数器与两个经过辨向计算的绞车信号计数器。参见图2，所述FPGA芯片与上位设备进行地址通讯的范围为13位，进行数据通讯的范围为8位。
图3是绞车传感器输出的波形图。如图3所示，为采用霍尔效应式绞车传感器，所述的霍尔效应式绞车传感器有两个小型脉冲探头以90°相位差平卧在定子槽中。其工作原理为当转子转动时，转盘上的12个金属齿不断从霍尔元件表面扫过，改变霍尔元件的磁通量，因此霍尔元件产生脉冲信号，传感器的输出就得到90°相位差一组传感器原始脉冲信号，一个脉冲信号代表绞车滚动转动30°。因此，只要对该脉冲累加计数，再通过钻机参数计算，就能得到相应的大钩高度位移。但是由于传感器探头自身原因和现场环境等影响，绞车传感器输出的信号并不是标准的方波信号，如图3所示，信号的边沿处为斜坡形式，在高低电平上还叠加有干扰信号，信号的相位差也不是标准的90°。为了满足信号准确处理的要求，需要对绞车的输出信号进行滤波整形，然后进行鉴相、计数。
图4是绞车传感器正反转波形图。为鉴相后的信号波形，鉴相的目的就是区分绞车正转、反转时的两种信号波形，判断绞车的运动方向，进而确定大钩是上升还是下降。为了准确检测绞车两路信号源，选择时钟频率最好远大于这两路信号源，考虑实际情况，在设计中采用频率为16Mhz的晶振作为时钟信号。具体的硬件实现原理如图5所示，图5为绞车传感器测量原理图。
两路绞车传感器获得的脉冲信号501经第一模拟信号整形电路502和第一数字信号整形电路503放大、滤波、整形等处理后脉冲信号A和脉冲信号B分别接在FPGA芯片206的两个I/O管脚，用于读取脉冲信号A和脉冲信号B的电平，利用脉冲信号A的沿触发，与脉冲信号B电平进行比较，达到鉴相的目的，同时对脉冲信号A进行脉冲计数。在编程过程中，利用时钟信号106的上升沿进行采样，如果脉冲信号A为上升沿，脉冲信号B为高电平，参见下表序列2，绞车转向为反转，则使16位的绞车计数1加1；如果A为下降沿，B为高电平，参见下表序列3，绞车转向为正转，则计数0加1；如果脉冲信号A为上升沿，脉冲信号B为低电平，参见下表序列1，绞车转向为正转，则计数0加1；如果脉冲信号A为下升沿，脉冲信号B为低电平，参见下表序列4，绞车转向为反转；则使16位的绞车计数1加1。因此，计数与正反转的对应关系为：正转计数0加1，反转计数1加1。绞车电平与绞车正反转的关系如下表所示：
| 序号 | 信号A | 信号B | 绞车转向 |
| 1 | 上升沿 | 低电平 | 正转 |
| 2 | 上升沿 | 高电平 | 反转 |
| 3 | 下降沿 | 高电平 | 正转 |
| 4 | 下降沿 | 低电平 | 反转 |
对于泵冲传感器等的数字传感器，采用图6的原理图实现。泵冲传感器获得的信号601经过第二模拟信号整形电路602和第二数字信号整形电路603的放大、滤波等处理后，直接接到FPGA的FPGA芯片的16个I/O管脚上，以信号的上升沿为触发，如果条件满足，则使16位的计数加1。
以上是本实用新型所揭示的实施方式，但其内容只是为了便于理解本实用新型的技术方案而采用的实施方式，并非用于限定本实用新型。任何本实用新型所属技术领域内的技术人员，在不脱离本实用新型所揭示的核心技术方案的前提下，可以在实施的形式和细节上做任何修改与变化，但本实用新型所限定的保护范围，仍须以所附的权利要求书限定的范围为准。
Claims (3)
1.一种可鉴别绞车转向及脉冲计数的ISA采集板，采用ISA接口方式与上位设备进行通讯，其特征在于：包括信号采集接口模块、第一整形模块、第二整形模块和数据采集控制及计算模块；
其中，信号采集接口模块包括两个连接器，其中一个连接器包括16路信号输入通道，另一个连接器包括4路输入通道；信号采集接口模块将外部输入的脉冲信号输入给第一整形模块和第二整形模块；
第一整形模块包括滤波器和施密特触发反相器；16路的数字式传感器信号经滤波器传给相应的施密特触发反相器，实现对数字式传感器信号的整形；
第二整形模块包括滤波器、调理放大电路、参考电源、限幅放大器和施密特触发反相器；2路一组的绞车传感器信号经滤波器滤波后，经调理放大电路后被输入限幅放大器，并由限幅放大器组成电平比较电路，与参考电源提供的参考电平对比，完成去噪干扰，输入给相应的施密特触发反相器，完成对绞车传感器信号的整形；
数据采集控制及计算模块为FPGA芯片和缓冲器；FPGA芯片完成经第一整形模块和第二整形模块处理后的脉冲信号的输入、计数、鉴相计算和存放最终绞车脉冲信号计数结果；缓冲器用来进行上位设备和FPGA芯片之间采集控制及数据交换；
经数据采集控制及计算模块对信号进行处理后通过ISA接口将结果输入给上位设备。
2.如权利要求1所述的可鉴别绞车转向及脉冲计数的ISA采集板，其特征在于：所述FPGA芯片在进行逻辑计算和判断时，采用16MHz的时钟信号。
3.如权利要求1所述的可鉴别绞车转向及脉冲计数的ISA采集板，其特征在于：所述FPGA芯片与上位设备进行地址通讯的范围为13位，进行数据通讯的范围为8位。
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| CN114166296A (zh) * | 2021-11-29 | 2022-03-11 | 福建省水投数字科技有限公司 | 一种无磁水表水量统计电路、方法及无磁水表 |
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