CN203691512U - 一种带视频存储功能的拼接器 - Google Patents

Abstract

本实用新型提供一种带视频存储功能的拼接器，所述拼接器包括DVI-I输入接口、DVI解码器、FPGA视频处理器、控制面板、ARM控制器、解码芯片、HDD硬盘、输出编码器、输出接口和存储器；所述DVI解码器连接所述DVI-I输入接口和FPGA视频处理器，所述解码芯片连接所述HDD硬盘和FPGA视频处理器、所述控制面板连接所述ARM控制器，所述ARM控制器连接所述HDD硬盘、解码芯片、DVI解码器、FPGA视频处理器、输出编码器，所述输出编码器连接所述FPGA视频处理器和输出接口。本实用新型采用点对点DVI双链路数据传输模式并设有视频存储功能，增加了视频数据带宽，画质清晰，实用性强，性价比高。

Description

一种带视频存储功能的拼接器

技术领域

本实用新型属于大屏幕显示领域，具体涉及一种实现大屏幕拼接墙显示的拼接器。 

背景技术

大屏幕拼接墙广泛应用于通信、电力、军事领域，在提供共享信息、决策支持、态势显示方面发挥着重要作用，拼接器是实现大屏幕拼接墙显示的关键设备，其功能特性直接影响大屏幕拼接墙画面显示品质与效果。 

现有大屏幕拼接器的拼接模式分为普通拼接模式和点对点拼接模式，普通拼接模式将视频信号分割、放大、再拼接成一块完整图像，其存在以下不足之处：（1）需要对输入的视频数据进行大量计算，增加了设计复杂度，降低了系统的兼容性。（2）当前端视频信号分辨率较低时，经分割放大后的画面清晰度不高，图像存在不同程度失真现象，画面质量降低。点对点拼接模式将前端视频信号分割、拼接后不失真的输送至大屏上，有较好的视觉效果，但当屏幕面积较大时，只能采取划分显示区域的方式播放视频。上述两种方式的拼接器，均没有视频存储功能，必须实时传送视频，增加系统复杂度的同时降低了系统的友好性和易用性。 

由于计算机显示技术的进步及数字视频接口标准的日益普及，对DVI数字视频信号进行提取和数字化处理的要求越来越高，尤其是在高清领域，对流媒体视频信号的依赖越来越明显。市面上采用的单链路视频信号接收方式，在一定程度上限制了DVI视频数据的带宽，当前端输入图像分辨率较低时，画面清晰度不高。 

实用新型内容

本实用新型提供一种带视频存储功能的拼接器，采用一种特殊的解码芯片，应用DVI双链路传输模式，实现对源视频数据带宽的扩展，从而解决了前端输入视频带宽不足的问题，提高视频画面显示质量，同时，该拼接器提供了视频存储功能，能够存储某个时段用户需要的视频，有利于用户日后维护和检测视频。 

为了解决以上技术问题，本实用新型采取的技术方案是： 

一种带视频存储功能的拼接器，所述拼接器包括DVI-I输入接口、DVI解码器、FPGA视频处理器、控制面板、ARM控制器、解码芯片、HDD硬盘、输出编码器、输出接口和存储器；所述DVI-I输入接口连接所述DVI解码器，所述DVI解码器连接所述FPGA视频处 理器，所述HDD硬盘连接所述解码芯片、所述解码芯片连接所述FPGA视频处理器、所述控制面板连接所述ARM控制器，所述ARM控制器连接所述HDD硬盘、解码芯片、DVI解码器、FPGA视频处理器、输出编码器，所述FPGA视频处理器连接所述输出编码器，所述输出编码器连接所述输出接口，所述存储器与所述FPGA视频处理器连接。 

优选为，所述DVI解码器包含两路数据传输端和一路行、场、使能、时钟信号控制端。 

优选为，所述输出编码器包括DVI编码器、VGA编码器、HDMI编码器和SDI编码器。 

优选为，所述输出接口包括DVI输出接口、VGA输出接口、HDMI输出接口和SDI输出接口。 

优选为，所述DVI编码器连接所述DVI输出接口；所述VGA编码器连接所述VGA输出接口；所述HDMI编码器连接所述HDMI输出接口；所述SDI编码器连接所述SDI输出接口。 

优选为，所述存储器由两个DDR2芯片组成。 

采用上述技术方案后，本实用新型所述的带视频存储功能的拼接器具有以下技术效果：（1）采用点对点的DVI双链路数据传输模式，将视频数据源带宽扩展为单链路传输模式带宽的两倍，不需要对原始数据进行放大计算，降低了系统复杂度、图像无失真现象，同时提高了画面的清晰度，有较好的视觉显示效果。（2）完善的视频存储功能，可通过网络设置视频播放时间和播放内容，实时存储当前播放视频，有利于用户对播放视频的维护和抽检，结构简单，使用性强，性价比高。 

附图说明

图1是本实用新型所述带视频存储功能的拼接器结构框图。 

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。 

如图1所示，拼接器由DVI-I输入接口1、DVI解码器2、FPGA视频处理器3、控制面板4、ARM控制器5、解码芯片6、HDD硬盘7、输出编码器8、输出接口9和存储器10构成；存储器10是由两个相同型号的DDR2芯片构成，其中DDR2芯片是SDRAM存储器(Synchronous Dynamic Random Access Memory，同步动态随机存储器)，两个相同型号的DDR2芯片共同存取一帧图像。DVI解码器包含两路数据传输端和一路行、场、使能、时钟控制信号,输出编码器包括DVI编码器81、VGA编码器82、HDMI编码器83和SDI编码器 84,输出接口包括DVI输出接口91、VGA输出接口92、HDMI输出接口93和SDI输出接口94,其中，所述DVI-I输入接口1连接所述DVI解码器2，所述DVI解码器2连接所述FPGA视频处理器3，所述HDD硬盘7连接所述解码芯片6、所述解码芯片6连接所述FPGA视频处理器3、所述控制面板4连接所述ARM控制器5，所述ARM控制器5连接所述HDD硬盘7、解码芯片6、DVI解码器2、FPGA视频处理器3、输出编码器8，所述FPGA视频处理器3连接所述输出编码器8，所述输出编码器8连接所述输出接口9，所述FPGA视频处理器3与由两个相同型号的DDR2芯片组成的存储器10连接。 

所述输出编码器包含4个编码器组，每一个编码器组包括4个相同类型的编码器，即4个DVI编码器81或4个VGA编码器82或4个HDMI编码器83或4个SDI编码器84；所述输出接口包含4个输出接口组，每一个输出接口组包括4个相同类型的输出接口，即4个DVI输出接口91或4个VGA输出接口92或4个HDMI输出接口93或4个SDI输出接口94；同种类型的编码器和输出接口1对1连接在一起，即每个DVI编码器81连接一个DVI输出接口91，每个VGA编码器82连接一个VGA输出接口92，每个HDMI编码器83连接一个HDMI输出接口93，每个SDI编码器84连接一个SDI输出接口94。 

DVI-I输入接口1用于接收输入的视频信号，并将视频信号传送至DVI解码器2；DVI解码器2对视频信号进行格式转换,生成RGB视频数据，并将RGB视频数据送至FPGA视频处理器3。其中，DVI解码器是双链路DVI信号接收器，可同时接收两路单链路DVI信号，即可以工作在单链路DVI信号模式下也可以工作在双链路DVI信号模式下，当它工作在双链路DVI信号模式下时，可以接收带宽为330M的数据，视频的分辨率可达2560*1600。 

解码芯片6接收FPGA视频处理器3送来的视频信号并解码，经IDE或SATA接口传送至HDD硬盘7存储，或者将硬盘上的视频信息经IDE或SATA接口传送至解码芯片6、解码芯片6将视频信息解码为RGB视频格式信息，送至FPGA视频处理器3处理。 

依据发射芯片控制区域在显示屏的位置，按照先行后列给出顺序，将顺序编号赋予每个发射芯片。因为输出端口在拼接器上是按照顺序排列的，给发射芯片赋予顺序编号是方便描述发射芯片插接在匹配的输出端口上。给发射芯片赋予顺序编号也是方便在控制面板4上按照顺序输入发射芯片分辨率。不同的发射芯片本身是并行工作的。 

控制面板4接收用户设定的按键控制信息，按键控制信息包括拼接方式，依顺序的发射芯片分辨率。 

ARM控制器5接收控制面板4的按键控制信息，并将按键控制信息送至FPGA视频处理器3，同时ARM控制器配置DVI解码器2、FPGA视频处理器3、解码芯片6、HDD硬盘7、输出解码器8的驱动设置从而控制DVI解码器2、FPGA视频处理器3、解码芯片6、HDD硬 盘7、输出解码器8的操作时序。 

FPGA视频处理器3包括按键控制信息处理电路、帧缓存控制电路和视频分割电路。 

FPGA视频处理器3的帧缓存控制电路，在DVI双链路的传输模式下，根据行、场、使能、时钟控制信号，将DVI解码器传来的视频流送至存储器10缓存，其中，两个相同型号的DDR2芯片共同存取一帧图像，送至FPGA分割电路处理。 

FPGA视频处理器3的按键控制信息处理电路依据拼接方式和发射芯片的分辨率，计算出大显示屏实际显示分辨率和用比例表示的分割线段。 

视频分割电路依据用比例表示的分割线段，对视频图像进行分割，得到分割后多路完整的子视频图像，并控制各路子视频之间的时序关系。 

FPGA视频处理器3将处理后的RGB子视频图像信息输送至输出编码器8。 

经过上述处理后，子视频图像和大显示屏中对应发射芯片控制区域一致，实现无缝拼接。 

输出编码器8对视频信息进一步编码，并通过相应的输出接口9将编码后的视频信息输出至外部的发射芯片。 

外部的发射芯片将视频信号输出至显示屏上。 

ARM控制器4接收按键控制信息，并将按键控制信息传送至FPGA视频处理器3。 

FPGA视频处理器3生成输出子视频的行、场、使能、时钟控制信号，用以控制子视频数据的传输，并将处理后的子视频图像送到一个对应的编码器组。编码器组中DVI编码器将RGB格式信号转换为DVI信号，传输到对应的DVI输出接口；编码器组中VGA编码器将RGB格式信号转换为VGA信号，传输到对应的VGA输出接口；编码器组中HDMI编码器将RGB格式信号转换为HDMI信号，传输到对应的HDMI输出接口；编码器组中SDI编码器将SDI格式信号转换为SDI信号，传输到对应的SDI输出接口。 

所述拼接器以外的每一个发射芯片依据所述顺序连接在一个输出接口组上，择一地连接在DVI输出接口91或者VGA输出接口92或者HDMI输出接口93或者SDI输出接口94上。 

本实用新型实施例所述带视频存储功能的拼接器通过输出接口9连接外部的发射芯片，外部的发射芯片将视频信号输出至显示屏上。 

本实用新型实施例控制面板4提供拼接方式可选项，有水平1分2、水平1分3、水平1分4、2*2拼接、垂直1分2、垂直1分3、垂直1分4。 

下面提供本实用新型实施例所述带视频存储功能拼接器的使用方法。 

本实用新型实施例连接的显示墙拼接方式是水平1分2，两个DVI发射卡的像素依次是1024*768、1024*768。输入图像是2048*768个像素点的DVI图像。 

将本实用新型实施例所述拼接器连接在大屏幕拼接墙显示系统中。输入图像接入数字DVI输入接口。将两个像素分别是1024*768、1024*768的DVI发射卡分别接入本实用新型实施例输出接口组的前两个DVI输出接口。利用控制面板4，选择水平1分2拼接方式，依次输入1024*768、1024*768。 

以下是本实用新型实施例所述拼接器实时处理图像的过程。 

控制面板4接收用户设定的按键控制信息：拼接方式是水平1分2，依顺序的发射芯片分辨率是1024*768、1024*768。 

DVI-I输入接口1接收DVI视频信息并将其送至DVI解码器2解码；DVI解码器采用双链路传输模式传输视频数据，两组数据共用一组行、场、使能、时钟控制信号，将视频数据传送至FPGA视频处理器3。 

FPGA视频处理器3的按键控制信息处理电路依据拼接方式和依顺序的发射芯片分辨率，计算出大显示屏实际显示像素点总数2048*768，FPGA内部产生行、场、使能、时钟信号控制数据传输。分割线段用起始端点和终止端点表示，每个点用水平坐标和垂直坐标表示，水平坐标用端点左面图像像素与端点右面图像像素比例表示，垂直点坐标用端点上面图像像素与端点下面图像像素比例表示。计算出用比例表示的分割线为（1024:1024,0：768；1024:1024,768：0）=（1:1,0:1;1:1,1:0）。 

FPGA视频处理器3将DVI-I解码器端输入的数据送至存储器10缓存，两个相同型号的DDR2共同存取一帧数据，存储器输出的数据经视频分割电路实现对视频图像的分割，得到分割后2路完整的子视频图像，其分辨率为1024*768、1024*768。 

FPGA视频处理器3将处理后的各路子视频图像信息传输至DVI编码器81。 

DVI编码器81对视频信息进一步编码，并通过相应的DVI输出接口91将编码后的视频信息输出至外部的发射芯片。 

以下是本实用新型实施例所述拼接器存储视频过程。 

DVI-I输入接口1接收DVI视频信号，并将视频信号输入至DVI解码器2，DVI解码器以双链路传输模式传输视频数据，两路视频数据共用一路控制信号，DVI解码器接收两路DVI视频数据并将两路DVI视频数据送至FPGA视频处理器3处理。 

FPGA视频处理器3将视频数据送解码芯片解码，并经IDE或SATA接口送至HDD硬盘7存储，此时完成视频存储过程。 

以下是本实用新型实施例所述拼接器播放硬盘视频数据的处理过程。 

根据用户需求读取HDD硬盘数据时，ARM控制器5控制解码芯片读取HDD硬盘上存储的视频数据，经IDE或SATA接口传送至解码芯片6，解码芯片6将视频信息解码为RGB视频格式信息，并送至FPGA视频处理器处理。 

FPGA视频处理器采用与实时处理部分相同的后续处理过程，将视频输出至拼接墙上。 

本实用新型所述带存储功能的拼接器可以级联，例如将2个本实用新型所述拼接器的输入接口和一个视频输入源相连，可以实现2路输入图像8路输出图像的拼接器，本实用新型所述的两个拼接器级联时，系统的兼容性高，不会带来因级联而导致的画面同步问题。 

最后应说明的是：以上实施例仅说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。 

Claims (6)

1.一种带视频存储功能的拼接器，其特征在于，所述拼接器包括DVI-I输入接口、DVI解码器、FPGA视频处理器、控制面板、ARM控制器、解码芯片、HDD硬盘、输出编码器、输出接口和存储器；所述DVI-I输入接口连接所述DVI解码器，所述DVI解码器连接所述FPGA视频处理器，所述HDD硬盘连接所述解码芯片、所述解码芯片连接所述FPGA视频处理器、所述控制面板连接所述ARM控制器，所述ARM控制器连接所述HDD硬盘、解码芯片、DVI解码器、FPGA视频处理器、输出编码器，所述FPGA视频处理器连接所述输出编码器，所述输出编码器连接所述输出接口，所述存储器与所述FPGA视频处理器连接。 

2.根据权利要求1所述的拼接器，其特征在于，所述DVI解码器包含两路数据传输端和一路行、场、使能、时钟信号控制端。 

3.根据权利要求2所述的拼接器，其特征在于，所述输出编码器包括DVI编码器、VGA编码器、HDMI编码器和SDI编码器。 

4.根据权利要求3所述的拼接器，其特征在于，所述输出接口包括DVI输出接口、VGA输出接口、HDMI输出接口和SDI输出接口。 

5.根据权利要求4所述的拼接器，其特征在于，所述DVI编码器连接所述DVI输出接口；所述VGA编码器连接所述VGA输出接口；所述HDMI编码器连接所述HDMI输出接口；所述SDI编码器连接所述SDI输出接口。 

6.根据权利要求1-5任一所述的拼接器，其特征在于，所述存储器由两个DDR2芯片组成。 

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