CN203206175U - 一种基于双cpu结构的智能绕线式电机进相补偿控制器 - Google Patents

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Abstract

本实用新型公开了一种基于双CPU结构的智能绕线式电机进相补偿控制器，包括主控CPU、CPLD逻辑控制电路、协处理CPU、输入/输出接口端、模/数转换电路、SIM存储卡接口、存储器电路、第一晶振、第一复位芯片、第二复位芯片、第二晶振和外部设备；CPLD逻辑控制电路、输入/输出接口端、模/数转换电路、SIM存储卡接口、存储器电路、第一晶振和第一复位芯片均与主控CPU连接；模/数转换电路连接输入/输出接口端；CPLD逻辑控制电路连接输入/输出接口端和协处理CPU；输入/输出接口端、第二复位芯片和第二晶振均与协处理CPU连接；外部设备连接输入/输出端。实现变频调速控制器的高智能化、高稳定性、高可靠性、分布式控制和高精度控制目的，节约了生产成本。

Description

一种基于双CPU结构的智能绕线式电机进相补偿控制器
技术领域
本实用新型涉及大功率绕线式电机进相补偿控制系统技术领域，具体涉及一种基于双CPU结构的智能绕线式电机进相补偿控制器。 
背景技术
在电力传动系统中，异步电动机应用范围最为广泛。从异步电动机的设计来看，当异步电动机在额定负荷运行时功率因数最高一般为0.85，实际工作中异步电动机经常不是在额定功率下运行，此时其功率因数降低、损耗增大，所以在使用异步电机的电力拖动系统中，常采用设备补偿方法提高电动机的功率因数、减少无功功率。 
对于大功率的绕线式异步电动机进行功率因数补偿常采用下述方法：方法1、采用在异步电动机的定子侧并联电容器，方法2、采用变频调速控制方法调节电动机定子的电压和转差率。方法1只能补偿电网线上的无功功率和断续投切电容器容量，无法连续补偿且可靠性较低，方法2采用晶闸管作为变频调速控制器的组成，该变频调速控制器可实现连续进行无功功率控制的目的。 
目前，国外在异步电动机无功功率补偿方面，普遍采用的控制系统结构比较复杂、控制器成本较高。而我国在电动机变频控制器的研究中常采用以单片机作为电动机变频控制器的核心控制结构，该电动机变频控制器智能化程度低、稳定性低、可靠性低，无法实现分布式控制。 
当在电流较高的控制系统中，因电动机变频控制器缺少智能化保护，使得发生故障后，出现烧毁元器件的现象。另外，由于采用单片机作为电动机变频控制器的核心控制结构，使得单一CPU结构的控制器在控制算法与硬件逻辑输出方面难以控制协调，而且在设计高性能的控制算法方面较难实现，导致电动机变频控制器制性能不佳，无法实现高精度的控制需要。 
因此，基于上述问题，本实用新型提供一种基于双CPU结构的智能绕线式电机进相补偿控制器。 
实用新型内容
实用新型目的：本实用新型的目的是要提供一种基于双CPU结构的智能绕线式电机进相补偿控制器，实现电动机变频控制器的高智能化、高稳定性、高可靠性、分布式控制和高精度控制目的。 
技术方案：一种基于双CPU结构的智能绕线式电机进相补偿控制器，包括主控CPU、CPLD逻辑控制电路、协处理CPU、输入/输出接口端、模/数转换电路、SIM存储卡接口、存储器电路、第一晶振、第一复位芯片、第二复位芯片、第二晶振和外部设备；所述CPLD逻辑控制电路、输入/输出接口端、模/数转换电路、SIM存储卡接口、存储器电路、第一晶振和第一复位芯片均与主控CPU连接；所述模/数转换电路连接输入/输出接口端；所述CPLD逻辑控制电路连接输入/输出接口端和协处理CPU；所述输入/输出接口端、第二复位芯片和第二晶振均与协处理CPU连接；所述外部设备连接输入/输出接口端。 
所述外部设备包括电源、液晶显示板和键盘；所述电源对控制器系统供电；所述液晶显示板显示控制器系统的工作状态；所述键盘输入工作指令。 
所述主控CPU读取预设参数进行初始化；所述模/数转换电路接收主控CPU指令将系统运行的实时交流电信号转换为数字量传输至主控CPU；所述主控CPU采集系统运行电气量并进行电参数和控制算法的计算，得到晶闸管触发控制角脉冲信号并输出；所述主控CPU和协处理CPU通过与CPLD逻辑控制电路接口的配合实现实时数据共享和通信，液晶显示板、键盘连接输入/输出接口端通过CPLD逻辑控制电路与主控CPU和协处理CPU进行互动；所述协处理CPU通过输入/输出接口端接收主控CPU输出的晶闸管触发控制角脉冲信号计算结果并输出符合要求的触发脉冲信号；所述CPLD逻辑控制电路接收协处理CPU触发脉冲信号，进行规格化处理通过输入/输出接口端输出到晶闸管。 
所述主控CPU负责控制算法处理、模/数电路转换控制、指令参数的调整和设置并与CPLD逻辑控制电路接口配合，通过液晶显示板和键盘完成人机互动；所述主控CPU设置有标准串行通信口和内置通信协议。 
所述主控CPU利用SIM存储卡接口外接SIM存储卡，可通过SIM存储卡存放的各种系统配置参数和算法程序模块进行更新。 
所述存储器电路存储预先设置的系统配置参数和算法程序模块。 
所述第一晶振、第一复位芯片为主控CPU提供稳定、精确的振荡频率和防止主控CPU发出错误指令、执行错误操作。 
所述第二晶振、第二复位芯片为协处理CPU提供稳定、精确的振荡频率和防止协处理CPU发出错误指令、执行错误操作。 
与现有技术相比，本实用新型的有益效果在于： 
采用了双片机结构的控制器系统，配合CPLD逻辑控制器电路，满足了实时计算与实时控制的快速性要求。复杂的控制算法和实时脉冲触发控制任务分别 由主控CPU和协处理CPU承担，智能控制算法与实时硬件信号控制相分离，避免了单一CPU结构负担重，软件设计难以满足算法计算与实时硬件信号控制的缺点，增加了液晶显示板和键盘互动接口，从而实现了电动机变频控制器的高智能化、高稳定性、高可靠性、分布式控制和高精度控制目的。通过SIM存储卡接口可实时进行系统配置参数和算法程序模块的更新，以适应不同型号电动机和各种复杂工作环境，节约生产成本。 
附图说明
图1为本实用新型实施例的结构框图； 
图2为本实用新型实施例的主控CPU的结构示意图； 
图3为本实用新型实施例的协处理CPU的结构示意图； 
图4为本实用新型实施例的CPLD逻辑控制电路的结构示意图； 
图5为本实用新型实施例的存储器电路结构示意图； 
图6为本实用新型实施例的模/数转换电路的结构示意图； 
图7为本实用新型实施例的输入/输出接口端的结构示意图； 
其中，图中序号如下：1-主控CPU、2-CPLD逻辑控制电路、3-协处理CPU、4-输入/输出接口端、5-模/数转换电路、6-SIM存储卡接口、7-存储器电路、8-第一晶振、9-第一复位芯片、10-第二晶振、11-第二复位芯片、12-外部设备。 
具体实施方式
下面结合具体实施例对本实用新型所述一种基于双CPU结构的智能绕线式电机进相补偿控制器做详细说明： 
如图1所示，基于双CPU结构的智能绕线式电机进相补偿控制器包括主控CPU1、CPLD逻辑控制电路2、协处理CPU3、输入/输出接口端4、模/数转换电路5、SIM存储卡接口6、存储器电路7、第一晶振8、第一复位芯片9、第二复位芯片10、第二晶振11和外部设备12；CPLD逻辑控制电路2、输入/输出接口端4、模/数转换电路5、SIM存储卡接口6、存储器电路7、第一晶振8和第一复位芯片9均与主控CPU1连接；模/数转换电路5连接输入/输出接口端4；CPLD逻辑控制电路2连接输入/输出接口端4和协处理CPU3；输入/输出接口端4、第二复位芯片10和第二晶振均11与协处理CPU3连接；外部设备12连接输入/输出接口端4。 
外部设备12包括电源、液晶显示板和键盘；电源对控制器系统供电；液晶显示板显示控制器系统的工作状态；键盘输入工作指令。 
进一步的如图2-7所示，主控CPU1读取预设参数进行初始化；模/数转换电路5接收主控CPU1指令将系统运行的实时交流电信号转换为数字量传输至主控CPU1；主控CPU1采集系统运行电气量并进行电参数和控制算法的计算，得到晶闸管触发控制角脉冲信号并输出；主控CPU1和协处理CPU3通过与CPLD逻辑控制电路2接口的配合实现实时数据共享和通信，液晶显示板、键盘连接输入/输出接口端4通过CPLD逻辑控制电路2与主控CPU1和协处理CPU3进行互动；协处理CPU3通过输入/输出接口端4接收主控CPU1输出的晶闸管触发控制角脉冲信号计算结果并输出符合要求的触发脉冲信号；CPLD逻辑控制电路2接收协处理CPU3触发脉冲信号，进行规格化处理通过输入/输出接口端4分配精准地输出到晶闸管，调节电动机定子电压和转差率，完成连续调节无功功率的要求。 
主控CPU1负责控制算法处理、模/数转换电路控制、指令参数的调整和设置并与CPLD逻辑控制电路2接口配合，通过液晶显示板和键盘完成人机互动；主控CPU1设置有标准串行通信口和内置通信协议，可实现分布式远程控制，液晶显示板实时显示系统运行工作状态，利用对液晶显示板的监管可及时进行故障的排除，提高系统运行的安全性和减少后期导致大故障后所造成的维修支出。 
主控CPU1利用SIM存储卡接口6外接SIM存储卡，可通过SIM存储卡存放的各种系统配置参数和算法程序模块进行更新。 
存储器电路7存储预先设置的系统配置参数和算法程序模块。 
第一晶振8、第一复位芯片9为主控CPU1提供稳定、精确的振荡频率和防止主控CPU1发出错误指令、执行错误操作。 
第二晶振10、第二复位芯片11为协处理CPU3提供稳定、精确的振荡频率和防止协处理CPU3发出错误指令、执行错误操作。 
下表为各组成器件之间管脚连接关系： 
器件名称 管脚编号 所在附图编号 相连的器件名称 管脚编号 所在附图编号
主控CPU1 1 图2 输入/输出端接口4 A15 图7
主控CPU1 4 图2 输入/输出端接口4 B30 图7
主控CPU1 1 图2 主控CPU1 2 图2
主控CPU1 12 图2 主控CPU1 3 图2
主控CPU1 23 图2 主控CPU1 4 图2
主控CPU1 34 图2 主控CPU1 5 图2
主控GPUl 11 图2 输入／输出端接口4 B7 图7
主控GPUl 13 图2 输入／输出端接口4 B8 图7
主控GPUl 15 图2 SIM存储卡接口6 20 图6
主控GPUl 17 图2 SIM存储卡接口6 21 图6
主控CPUl 18 图2 CPLD逻辑控制电路2 21 图4
主控GPUl 19 图2 CPLD逻辑控制电路2 22 图4
主控GPUl 9 图2 存储器7 5 图5
主控CPUl 6 图2 存储器7 6 图5
主控GPUl 2 图2 SIM存储卡接口6 19 图6
主控GPUl 3 图2 SIM存储卡接口6 7 图6
主控CPUl 4 图2 SIM存储卡接口6 6 图6
主控GPUl 5 图2 SIM存储卡接口6 23 图6
主控GPUl 43 图2 CPLD逻辑控制电路2 13 图4
主控CPUl 42 图2 CPLD逻辑控制电路2 14 图4
主控GPUl 4l 图2 CPLD逻辑控制电路2 15 图4
主控GPUl 40 图2 CPLD逻辑控制电路2 16 图4
主控CPUl 39 图2 CPLD逻辑控制电路2 17 图4
主控GPUl 38 图2 CPLD逻辑控制电路2 18 图4
主控CPUl 37 图2 CPLD逻辑控制电路2 19 图4
主控CPUl 36 图2 CPLD逻辑控制电路2 20 图4
主控GPUl 2 图2 存储器7 10 图5
主控GPUl 5 图2 存储器7 9 图5
主控CPUl 6 图2 存储器7 8 图5
主控GPUl 9 图2 存储器7 7 图5
主控GPUl 12 图2 存储器7 6 图5
主控CPUl 15 图2 存储器7 5 图5
主控GPUl 16 图2 存储器7 4 图5
主控CPUl 19 图2 存储器7 3 图5
主控CPUl 24 图2 存储器7 25 图5
主控GPUl 25 图2 存储器7 24 图5
主控CPUl 26 图2 存储器7 21 图5
主控CPU1 27 图2 存储器7 23 图5
主控CPU1 28 图2 存储器7 2 图5
主控CPU1 29 图2 存储器7 26 图5
主控CPU1 30 图2 存储器7 1 图5
主控CPU1 31 图2 CPLD逻辑控制电路2 24 图4
协处理CPU3 1 图3 输入/输出端接口4 B15 图7
协处理CPU3 4 图3 输入/输出端接口4 B30 图7
协处理CPU3 15 图3 输入/输出端接口4 A7 图7
协处理CPU3 12 图3 输入/输出端接口4 A8 图7
协处理CPU3 1 图3 输入/输出端接口4 A9 图7
协处理CPU3 11 图3 输入/输出端接口4 B9 图7
协处理CPU3 13 图3 输入/输出端接口4 B10 图7
协处理CPU3 14 图3 输入/输出端接口4 A10 图7
协处理CPU3 17 图3 CPLD逻辑控制电路2 11 图4
协处理CPU3 18 图3 CPLD逻辑控制电路2 25 图4
协处理CPU3 19 图3 CPLD逻辑控制电路2 29 图4
协处理CPU3 24 图3 输入/输出端接口4 A11 图7
协处理CPU3 25 图3 输入/输出端接口4 A12 图7
协处理CPU3 26 图3 输入/输出端接口4 A13 图7
协处理CPU3 27 图3 输入/输出端接口4 A14 图7
协处理CPU3 28 图3 输入/输出端接口4 B11 图7
协处理CPU3 29 图3 输入/输出端接口4 B12 图7
协处理CPU3 30 图3 输入/输出端接口4 B13 图7
协处理CPU3 31 图3 输入/输出端接口4 B14 图7
协处理CPU3 4 图3 CPLD逻辑控制电路2 92 图4
协处理CPU3 5 图3 CPLD逻辑控制电路2 93 图4
协处理CPU3 6 图3 CPLD逻辑控制电路2 94 图4
协处理CPU3 7 图3 CPLD逻辑控制电路2 95 图4
协处理CPU3 8 图3 CPLD逻辑控制电路2 96 图4
协处理CPU3 9 图3 CPLD逻辑控制电路2 97 图4
协处理CPU3 2 图3 CPLD逻辑控制电路2 98 图4
协处理CPU3 3 图3 CPLD逻辑控制电路2 99 图4
协处理CPU3 43 图3 CPLD逻辑控制电路2 1 图4
协处理CPU3 42 图3 CPLD逻辑控制电路2 5 图4
协处理CPU3 41 图3 CPLD逻辑控制电路2 6 图4
协处理CPU3 40 图3 CPLD逻辑控制电路2 3 图4
协处理CPU3 39 图3 CPLD逻辑控制电路2 4 图4
协处理CPU3 38 图3 CPLD逻辑控制电路2 8 图4
协处理CPU3 37 图3 CPLD逻辑控制电路2 9 图4
协处理CPU3 36 图3 CPLD逻辑控制电路2 10 图4
CPLD逻辑控制电路2 12 图4 CPLD逻辑控制电路2 20 图5
CPLD逻辑控制电路2 26 图4 CPLD逻辑控制电路2 27 图4
CPLD逻辑控制电路2 26 图4 CPLD逻辑控制电路2 30 图4
CPLD逻辑控制电路2 31 图4 CPLD逻辑控制电路2 32 图4
CPLD逻辑控制电路2 31 图4 CPLD逻辑控制电路2 34 图4
CPLD逻辑控制电路2 35 图4 CPLD逻辑控制电路2 36 图4
CPLD逻辑控制电路2 35 图4 CPLD逻辑控制电路2 37 图4
CPLD逻辑控制电路2 38 图4 CPLD逻辑控制电路2 39 图4
CPLD逻辑控制电路2 38 图4 CPLD逻辑控制电路2 41 图4
CPLD逻辑控制电路2 42 图4 CPLD逻辑控制电路2 43 图4
CPLD逻辑控制电路2 42 图4 CPLD逻辑控制电路2 44 图4
CPLD逻辑控制电路2 45 图4 CPLD逻辑控制电路2 48 图4
CPLD逻辑控制电路2 45 图4 CPLD逻辑控制电路2 51 图4
CPLD逻辑控制电路2 83 图4 输入/输出端接口4 B16 图7
CPLD逻辑控制电路2 81 图4 输入/输出端接口4 B17 图7
CPLD逻辑控制电路2 79 图4 输入/输出端接口4 B18 图7
CPLD逻辑控制电路2 76 图4 输入/输出端接口4 B19 图7
CPLD逻辑控制电路2 87 图4 输入/输出端接口4 A7 图7
CPLD逻辑控制电路2 88 图4 输入/输出端接口4 A8 图7
CPLD逻辑控制电路2 89 图4 输入/输出端接口4 A9 图7
CPLD逻辑控制电路2 78 图4 输入/输出端接口4 A19 图7
CPLD逻辑控制电路2 80 图4 输入/输出端接口4 A18 图7
CPLD逻辑控制电路2 82 图4 输入／输出端接口4 A17 图7
CPLD逻辑控制电路2 84 图4 输入／输出端接口4 l 图7
CPLD逻辑控制电路2 66 图4 输入／输出端接口4 A24 图7
CPLD逻辑控制电路2 65 图4 输入／输出端接口4 B24 图7
CPLD逻辑控制电路2 63 图4 输入／输出端接口4 A25 图7
CPLD逻辑控制电路2 62 图4 输入／输出端接口4 B25 图7
CPLD逻辑控制电路2 61 图4 输入／输出端接口4 A26 图7
CPLD逻辑控制电路2 60 图4 输入／输出端接口4 B26 图7
CPLD逻辑控制电路2 58 图4 输入／输出端接口4 A27 图7
CPLD逻辑控制电路2 57 图4 输入／输出端接口4 B27 图7
CPLD逻辑控制电路2 56 图4 输入／输出端接口4 A28 图7
CPLD逻辑控制电路2 55 图4 输入／输出端接口4 B28 图7
CPLD逻辑控制电路2 54 图4 输入／输出端接口4 A29 图7
CPLD逻辑控制电路2 52 图4 输入／输出端接口4 B29 图7
CPLD逻辑控制电路2 74 图4 输入／输出端接口4 A20 图7
CPLD逻辑控制电路2 72 图4 输入／输出端接口4 A21 图7
CPLD逻辑控制电路2 69 图4 输入／输出端接口4 A22 图7
CPLD逻辑控制电路2 67 图4 输入／输出端接口4 A23 图7
CPLD逻辑控制电路2 75 图4 输入／输出端接口4 B20 图7
CPLD逻辑控制电路2 73 图4 输入／输出端接口4 B21 图7
CPLD逻辑控制电路2 70 图4 输入／输出端接口4 B22 图7
CPLD逻辑控制电路2 68 图4 输入／输出端接口4 B23 图7
CPLD逻辑控制电路2 91 图4 SIM存储卡接口6 22 图6
CPLD逻辑控制电路2 2l 图4 存储器7 27 图5
CPLD逻辑控制电路2 22 图4 存储器7 22 图5
存储器7 11 图5 CPLD逻辑控制电路2 13 图4
存储器7 12 图5 CPLD逻辑控制电路2 14 图4
存储器7 13 图5 CPLD逻辑控制电路2 15 图4
存储器7 15 图5 CPLD逻辑控制电路2 16 图4
存储器7 16 图5 CPLD逻辑控制电路2 17 图4
存储器7 17 图5 CPLD逻辑控制电路2 18 图4
存储器7 18 图5 CPLD逻辑控制电路2 19 图4
存储器7 19 图5 CPLD逻辑控制电路2 20 图4
SIM存储卡接口6 17 图6 输入／输出端接口4 A30 图7
SIM存储卡接口6 1 图6 输入／输出端接口4 A31 图7
SIM存储卡接口6 1 图6 输入／输出端接口4 A32 图7
SIM存储卡接口6 1 图6 输入／输出端接口4 B31 图7
SIM存储卡接口6 1 图6 输入／输出端接口4 B32 图7
SIM存储卡接口6 5 图6 主控CPUl 6 图2
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以作出若干改进，这些改进也应视为本实用新型的保护范围。 

Claims (8)

1.一种基于双CPU结构的智能绕线式电机进相补偿控制器，其特征在于：包括主控CPU（1）、CPLD逻辑控制电路（2）、协处理CPU（3）、输入/输出接口端（4）、模/数转换电路（5）、SIM存储卡接口（6）、存储器电路（7）、第一晶振（8）、第一复位芯片（9）、第二复位芯片（10）、第二晶振（11）和外部设备（12）；所述CPLD逻辑控制电路（2）、输入/输出接口端（4）、模/数转换电路（5）、SIM存储卡接口（6）、存储器电路（7）、第一晶振（8）和第一复位芯片（9）均与主控CPU（1）连接；所述模/数转换电路（5）连接输入/输出接口端（4）；所述CPLD逻辑控制电路（2）连接输入/输出接口端（4）和协处理CPU（3）；所述输入/输出接口端（4）、第二复位芯片（10）和第二晶振（11）均与协处理CPU（3）连接；所述外部设备（12）连接输入/输出接口端（4）。 
2.根据如权利要求1所述的基于双CPU结构的智能绕线式电机进相补偿控制器，其特征在于：所述外部设备（12）包括电源、液晶显示板和键盘。 
3.根据如权利要求2所述的基于双CPU结构的智能绕线式电机进相补偿控制器，其特征在于：所述主控CPU（1）读取预设参数进行初始化；所述模/数转换电路（5）接收主控CPU（1）指令将系统运行的实时交流电信号转换为数字量传输至主控CPU（1）；所述主控CPU（1）采集系统运行电气量并进行电参数和控制算法的计算，得到晶闸管触发控制角脉冲信号并输出；所述主控CPU（1）和协处理CPU（3）通过与CPLD逻辑控制电路（2）接口的配合实现实时数据共享和通信，液晶显示板、键盘连接输入/输出接口端（4）通过CPLD逻辑控制电路（2）与主控CPU（1）和协处理CPU（3）进行互动；所述协处理CPU（3）通过输入/输出接口端（4）接收主控CPU（1）输出的晶闸管触发控制角脉冲信号计算结果并输出符合要求的触发脉冲信号；所述CPLD逻辑控制电路（2）接收协处理CPU（3）触发脉冲信号，进行规格化处理通过输入/输出接口端（4）输出到晶闸管。 
4.根据如权利要求1所述的基于双CPU结构的智能绕线式电机进相补偿控制器，其特征在于：所述主控CPU（1）负责控制算法处理、模/数电路转换控制、指令参数的调整和设置并与CPLD逻辑控制电路（2）接口配合，通过液晶显示板和键盘完成人机互动，其中主控CPU（1）设置有标准串行通信口，内置通信协议。 
5.根据如权利要求1所述的基于双CPU结构的智能绕线式电机进相补偿控制器，其特征在于：所述主控CPU（1）利用SIM存储卡接口（6）外接SIM存储卡，可通过SIM存储卡存放各种系统配置参数和进行更新。 
6.根据如权利要求1所述的基于双CPU结构的智能绕线式电机进相补偿控制器，其特征在于：所述存储器电路（7）存储预先设置的系统配置参数。 
7.根据如权利要求1所述的基于双CPU结构的智能绕线式电机进相补偿控制器，其特征在于：所述第一晶振、第一复位芯片为主控CPU（1）提供稳定、精确的振荡频率和防止主控CPU（1）发出错误指令、执行错误操作。 
8.根据如权利要求1所述的基于双CPU结构的智能绕线式电机进相补偿控制器，其特征在于：所述第二晶振、第二复位芯片为协处理CPU（3）提供稳定、精确的振荡频率和防止协处理CPU（3）发出错误指令、执行错误操作。 
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103023423A (zh) * 2012-12-21 2013-04-03 东南大学 双cpu结构智能绕线式电机进相补偿控制器及控制方法
CN109491716A (zh) * 2018-10-19 2019-03-19 北京行易道科技有限公司 启动方法及装置、程序存储方法及装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103023423A (zh) * 2012-12-21 2013-04-03 东南大学 双cpu结构智能绕线式电机进相补偿控制器及控制方法
CN109491716A (zh) * 2018-10-19 2019-03-19 北京行易道科技有限公司 启动方法及装置、程序存储方法及装置
CN109491716B (zh) * 2018-10-19 2021-11-16 北京行易道科技有限公司 启动方法及装置、程序存储方法及装置

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