CN202870835U - 一种芯片片外ram总线接口硬件加密装置 - Google Patents
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Abstract
本实用新型涉及一种芯片片外RAM总线接口硬件加密装置，包括外部总线接口EMI：用于CPU扩展外部存储器；加解密模块：连接外部总线接口与RAM存储器，实现总线数据硬件自动加密写入与解密读出；逻辑控制单元：用于控制总线接口及加解密功能模块。用户可通过控制逻辑单元关闭加解密功能，实现一种数据写入读出的旁路机制，即数据可以以明文方式把数据写入RAM，并以明文方式读出，提供数据存储的灵活性。本实用新型实现RAM总线接口加密，具有扩展灵活、设计容易、可靠性强等特点。
Description
技术领域
本实用新型涉及计算机科学、信息安全、嵌入式终端领域，特别涉及片外RAM存储器总线接口加密技术领域。
背景技术
RAM存储器在嵌入式电子产品被广泛使用，通过总线逻辑（包括地址总线、数据总线、控制总线）与处理器连接，用来暂存正在运行的程序，用于暂存临时交换数据，具有访问灵活、读取速度快等特点。
在系统运算的所有临时数据，都会经过RAM存储器，即便是一些重要的数据；同时，因为RAM存储器具有掉电信息丢失的特点；还有，对于存有重要信息的安全产品，第三方一般是无法注入程序。因此，不法分子一般只能通过系统在线状态下监测总线信号，从面获取RAM存储器相关信息。然后对获取的信息进行一系列的比对分析，取得一些重要的数据，盗取他人秘密。因此，有些设计单位故意在设计时把数据总线连接关系打乱，以期达到迷惑不法分子的目的。但毕竟所有的数据信息还是以原始数据暴露在数据总线上，只是顺序上的变化，而且每次系统上电运行时这种顺序都是一样的，仍容易被不法分子破解。
现在对RAM数据保护普遍采用软件方案，先把数据加密然后烧写到RAM上。使用数据时，通过在系统上读取加密过的数据并使用软件进行解密。因为在加解密过程中，本身也要用到RAM，因此，软件方案一般只对重要数据在局部存储空间上使用。这种实现方案存在如下缺陷：第一，数据必须先加密再写入RAM，缺失灵活性；第二，一般使用同一密钥对数据加密，即密钥单一，如果要支持每个产品不同的密钥，生产和软件输出复杂；第三，密钥一个是在数据加密时存在并使用，另一个是在软件中固化，都存在安全隐患，即存在容易被他人盗取的风险。
实用新型内容
本实用新型要解决的技术问题，在于为片外RAM总线接口提供一种数据加解密技术方法，达到保护RAM片上数据信息安全。
本实用新型是这样实现的：一种芯片片外RAM总线接口硬件加密装置，其特征在于包括：外部总线接口EMI：用于CPU扩展外部存储器；加解密模块：连接外部总线接口与RAM存储器，实现总线数据硬件自动加密写入与解密读出；逻辑控制单元：连接至加解密模块，用于控制总线接口及加解密功能模块。
所述加解密模块包含XOR运算引擎和密钥单元，用于在CPU向外部RAM存储器写入或读取数据时，数据与密钥单元的密钥经过XOR运算引擎运算后直接写入RAM存储器或送到CPU。
所述加解密模块所使用的加解密算法可以在单周期内同步运算，使得该加解密模块接入总线后，不影响RAM的读写性能。
其加解密算法使用XOR运算及其扩展技术，即使用动态XOR密钥。该加解密技术可不单纯使用一个固定的XOR密钥，而是同时依赖一个动态的参数参与XOR运算；从而提高破解的复杂度。
其上述固定的XOR密钥是系统每次上电时随机生成的，即每次上电该密钥并不一样。
其数据加解密过程是单周期的，与总线接口操作同步完成，从而CPU从接口总线上可直接读取到所需的数据，因此不影响RAM作为通用程序存储器的功能。
本实用新型的优点在于：本实用新型所述的芯片片外RAM总线接口硬件加密装置，使用异或（XOR）算法，通过硬件实现对总线接口的加解密。用由于XOR运算可逆，硬件逻辑实现简单；其密钥通过随机产生，存储于SOC片上某存储单元，该存储单元在系统启动后由顶级BOOT控制，控制后只有XOR加解密引擎可以访问。
附图说明
下面参照附图结合实施例对本实用新型作进一步的说明。
图1：本实用新型之逻辑及应用示意框图。
图2：加解密模块功能示意图（XOR加密）。
图3：加解密模块功能扩展示意图。
具体实施方式
有关本实用新型的特征及技术内容，请参考以下的详细说明与附图，附图仅提供参考与说明，并非用来对本实用新型加以限制。
图1是本实用新型一种芯片片外RAM总线接口硬件加密装置的逻辑及应用示意框图。整体上，主控CPU通过外部接口总线EMI与外部RAM存储器连接并访问存储器。
本实用新型外部总线接口加解密部分，包括外部总线接口EMI：用于CPU扩展外部存储器；加解密模块：连接外部总线接口与RAM存储器，实现总线数据硬件自动加密写入与解密读出；逻辑控制单元：用于控制外部总线接口及加解密模块功能。
上述逻辑控制单元，主要功能是用户可通过该逻辑控制单元关闭加解密模块的加解密功能，实现一种数据写入读出的旁路机制，即数据可以以明文方式把数据写入RAM，并以明文方式读出，提供数据存储的灵活性。该逻辑控制单元还用于控制加解密模块内部密钥单元的操作权限。通过逻辑控制单元可以关闭CPU对密钥单元的访问，而后只有加解密逻辑才可以访问或者说使用密钥访问。
本实用新型加解密模块使用的是异或（XOR）算法。由于XOR运算是可逆的，而且逻辑实现简单，可以方便地支持8位、16位、32位总线接口。
图2是加解密模块使用XOR运算的一个逻辑示意图。CPU向外部RAM存储器写入数据时，数据与密钥单元的密钥经过XOR运算引擎运算后直接写入RAM存储器，即在外部RAM存储器引脚上的信号是已经加密过的。CPU从RAM上读取数据时，数据从RAM存储器出来后，与密钥单元的密钥经过XOR运算引擎运算后送到CPU。
图3是加解密模块XOR加密方案的一种扩展模型。图示增加一个动态参数来提高密钥的随机性。与图2相比，则是在每次XOR运算时把这个动态参数一起参与XOR运算。例如，使用RAM存储器的物理地址信号来作为这个动态参数，则在访问RAM存储器的每一个地址单元时其密钥都是不一样的，增加了不法分子通过监测接口信号分析数据的难度。
上述示例使用物理地址信号作为动态参数，该参数是使用一个固定的信号。尽管地址信号是变化的，但还是有直接规律的。因此，对图3的另一种变形方案是让这个动态参数可配置。使用可配置后，用户可以对不同RAM存储区域使用不同的参数，或者根据软件运行环境来决定该参数，则这个动态参数就可以在程序运行过程中调整，这样可以极大程序上提升该总线加密方案的破解难度。
本实用新型中，密钥单元的密钥是通过随机数生成模块随机生成的，在每次系统上电时自动生成并存入密钥单元。该密钥存储单元在设计上是可控制的，即由逻辑控制单元控制，可通过软件配置，使得该单元不受CPU控制，而只能由加解密模块读取。在应用上由顶级Boot实现这种控制，这样一旦系统跳出顶级Boot，用户就再也无法访问该密钥。从而保证，在整个软件代码运行过程中，程序不会接触到密钥，保证了密钥不会泄露。因为顶级Boot都是由产品生产厂家实现和维护，因此可以保证该密钥是受保护的，同时也保证该密钥不会被随意的篡改（篡改将导致存储在RAM存储器中的数据解密的结果与写入的明文不一致）。
上述为本实用新型的具体实施方式，并不用以限制本实用新型，在本实用新型揭露的技术范围内，任何对本实用新型所做的修改和替换，都应涵盖在本实用新型的保护范围之内。
Claims (7)
1.一种芯片片外RAM总线接口硬件加密装置，其特征在于包括：外部总线接口EMI：用于CPU扩展外部存储器；加解密模块：连接外部总线接口与RAM存储器，实现总线数据硬件自动加密写入与解密读出；逻辑控制单元：连接至加解密模块，用于控制总线接口及加解密功能模块。
2.根据权利要求1所述的芯片片外RAM总线接口硬件加密装置，其特征在于：所述加解密模块包含XOR运算引擎和密钥单元，用于在CPU向外部RAM存储器写入或读取数据时，数据与密钥单元的密钥经过XOR运算引擎运算后直接写入RAM存储器或送到CPU。
3.根据权利要求1所述的芯片片外RAM总线接口硬件加密装置，其特征在于：所述加解密模块所使用的加解密算法可以在单周期内同步运算，使得该加解密模块接入总线后，不影响RAM的读写性能。
4.根据权利要求1所述的芯片片外RAM总线接口硬件加密装置，其特征在于：用户可通过控制逻辑单元关闭加解密功能，实现一种数据写入读出的旁路机制，即数据可以以明文方式把数据写入RAM，并以明文方式读出，提供数据存储的灵活性。
5.根据权利要求2所述的芯片片外RAM总线接口硬件加密装置，其特征在于：所述加解密模块所使用的加解密算法使用动态XOR密钥。
6.根据权利要求5所述的芯片片外RAM总线接口硬件加密装置，其特征在于：所述XOR密钥是系统每次上电时随机生成的。
7.根据权利要求1所述的芯片片外RAM总线接口硬件加密装置，其特征在于：当总线接口增加加解密功能后，该RAM接口仍支持片上执行模式，即程序仍可以放在RAM中运行，同时RAM也可以当作数据存储区使用。
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