CN202838916U - 像素驱动电路及显示装置 - Google Patents

Abstract

本实用新型实施例提供一种像素驱动电路及显示装置，涉及平板显示技术领域，解决了使用现有像素驱动电路时，发光器件显示效果差，会发生显示异常现象的问题。本实用新型中，由于第一晶体管与电容的配合或者第一晶体管、第二晶体管与电容的配合，使得在阈值补偿阶段能在电容一端的电位等于第二晶体管的阈值电压，且在阈值采集阶段能通过数据线采集到该第二晶体管的阈值电压，从而能在显示阶段将待显示数据电压与该第二晶体管的阈值电压之和提供给数据线，使得发光器件导通时流过的电流大小不受第二晶体管阈值漂移的影响，从而避免了发光器件显示异常的现象。

Description

像素驱动电路及显示装置

技术领域

本实用新型涉及平板显示技术领域，尤其涉及一种像素驱动电路及显示装置。

背景技术

传统的OLED(Organic Light-Emitting Diode，有机发光二极管)像素驱动电路如图1所示，包括：晶体管T11、晶体管T12、发光器件D11及电容C11。晶体管T11的栅极连接信号扫描线SCAN，源极连接数据线DATA，漏极连接晶体管的T12的栅极；晶体管T12的漏极连接电源线VDD，源极通过发光器件D11连接公共接地端VSS；电容C11连接在晶体管T12的栅极和源极之间。

图1所示OLED像素驱动电路的工作过程包括：配置阶段，当信号扫描线SCAN为高电平时，晶体管T11导通并将数据线DATA上输出的配置电压输送至晶体管T12的栅极，此配置电压为晶体管T12的阈值电压，使晶体管T12进入饱和电流区；显示阶段，数据线DATA上输出发光器件D11要显示时对应的数据电压Vdata，以对电容C11进行充电，此阶段为主要充电阶段，之后，使信号扫描线SCAN为低电平，晶体管T11截止，但电容C11上保持的数据仍可使晶体管T12处于饱和电流区，VDD继续为发光器件D11提供电压，直到下一个配置阶段到来，如此循环。

在使用图1所示的像素驱动电路时，由于现有的集成电路制作工艺无法保证制作大尺寸显示器件时所有晶体管的电学一致性，而且晶体管在长时间使用后阈值电压也会发生变化，因此晶体管T11输出的配置电压有可能不能使晶体管T12进入饱和电流区，导致发光器件D11显示异常。

实用新型内容

本实用新型的实施例提供一种像素驱动电路及显示装置，解决了使用现有像素驱动电路时，发光器件显示效果差，会发生显示异常现象的问题。

为达到上述目的，本实用新型的实施例采用如下技术方案：

本实用新型实施例提供一种像素驱动电路，包括：第一晶体管、第二晶体管、第三晶体管、电容及发光器件；所述第一晶体管的栅极连接栅极线，源极连接数据线，漏极连接所述第二晶体管的栅极、漏极及所述电容的一端；所述第三晶体管的栅极连接初始化信号线，源极连接公共接地端及所述发光器件的负极，漏极连接所述第二晶体管的源极、所述电容的另一端及所述发光器件的正极。

优选的，所述第一晶体管、第二晶体管、第三晶体管为N沟道薄膜晶体管。

本实用新型实施例提供一种显示装置，包括上述任一所述的像素驱动电路。

优选的，显示装置包括多个上述的像素驱动电路，多个所述像素驱动电路形成阵列排布；所述显示装置还包括栅极驱动单元、源极驱动及阈值补偿单元、初始化单元及时序控制器；位于第i行的所述像素驱动电路的第一晶体管栅极均连接第i条栅极线；位于第i行的所述像素驱动电路的第三晶体管栅极均连接第i条初始化信号线；位于第j列的所述像素驱动电路的第一晶体管源极均连接第j条数据线；所述i和j为正整数；所述栅极驱动单元电连接所述栅极线；所述源极驱动及阈值补偿单元电连接所述数据线；所述初始化单元电连接所述初始化信号线；所述时序控制器与所述栅极驱动单元、所述源极驱动及阈值补偿单元及所述初始化单元电连接。

优选的，所述源极驱动及阈值补偿单元包括：移位寄存器、加法器、数据锁存器、数/模转换器及模/数转换器；

所述移位寄存器的输入端与所述时序控制器电连接，输出端与所述加法器的第一输入端电连接；所述加法器的第二输入端与所述模/数转换器的输出端连接；所述加法器的输出端与所述数据锁存器的输入端电连接；所述数据锁存器的输出端与所述数/模转换器的输入端电连接；所述数/模转换器的输出端通过第一可控开关的控制与所述数据线电连接或断开；所述模/数转换器的输入端通过第二可控开关的控制与所述数据线电连接或断开。

本实用新型实施例提供的像素驱动电路及显示装置中，由于第一晶体管与电容的配合或者第一晶体管、第二晶体管与电容的配合，使得在阈值补偿阶段能在电容一端的电位等于第二晶体管的阈值电压，且在阈值采集阶段能通过数据线采集到该第二晶体管的阈值电压，从而能在显示阶段将待显示数据电压与该第二晶体管的阈值电压之和提供给数据线，使得发光器件导通时流过的电流大小不受第二晶体管阈值漂移的影响，从而避免了发光器件显示异常的现象。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统像素驱动电路的示意图；

图2为本实用新型实施例提供的一种像素驱动电路的示意图；

图3为本实用新型实施例提供的一种像素驱动方法的信号时序图；

图4为图2所示的像素驱动电路在阈值补偿阶段的等效电路的示意图；

图5为本实用新型实施例提供的一种显示装置的示意图；

图6为本实用新型实施例提供的一种显示装置驱动方法的信号时序图；

图7为图5所示的显示装置中源极驱动及阈值补偿单元电路的示意图；

图8为本实用新型实施例提供的一种像素驱动方法的流程图；

图9为本实用新型实施例提供的一种显示装置驱动方法的流程图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本实用新型实施例提供一种像素驱动电路，如图2所示，包括：第一晶体管T21、第二晶体管T22、第三晶体管T23、电容C21及发光器件D21；第一晶体管T21的栅极连接栅极线G，源极连接数据线S，漏极连接第二晶体管T22的栅极、漏极及电容C21的一端；第三晶体管T23的栅极连接初始化信号线INIT，源极连接公共接地端VSS及发光器件D21的负极，漏极连接第二晶体管T22的源极、电容C21的另一端及发光器件D21的正极。

下面借助图2至图4对上述像素驱动电路的工作过程进行详细的说明。

为了更好地说明像素驱动电路的工作过程，此处定义电容C21、第一晶体管T21的漏极及第二晶体管T22的栅极、漏极的连接点为A；电容C21、第二晶体管T22的源极及发光器件D21的正极的连接点为B；电容C21两端电压表示为VAB；第二晶体管漏极与源极之间的电压表示为Vds，第二晶体管栅极与源极之间的电压表示为Vg s；第二晶体管的阈值电压表示为Vth；待显示数据电压表示为VDATA。以下实施例以晶体管均为N沟道薄膜晶体管进行介绍，但不局限于此类型。

如图3所示，初始化阶段为t1至t2时间段。此阶段中，初始化信号线INIT、栅极线G上均提供高电平，使第一晶体管T21和第三晶体管T23开启。在t1时刻，数据线S上提供开启电压V，且开启电压V大于第二晶体管T22的阈值电压Vth，而且由于第一晶体管T21的导通压降很小，所以第一晶体管T21的源极电位与漏极电位相同，从而使第二晶体管T22导通，并处于饱和状态，且电容C21充电使A点电位等于开启电压V。

当然，此处可以通过选择适当的电容C21及第二晶体管T22的尺寸以及开启电压V的大小，使得B点电位升高时不会使发光器件D21导通。

优选的，此处选择电容C21的大小尽可能小，第二晶体管T22的的寄生电容尽可能小，电容C21与第二晶体管T22之间的关系为C21*Rds 22＜＝Tframe，其中Rds22为第二晶体管T22导通时的漏源电阻，Tframe为刷新一帧所用的时间。

进一步的，优选第开启电压V的大小可以在2V至5V之间，使得B点电位升高时不会使发光器件D21导通。

如图3所示，阈值补偿阶段为t2至t3时间段。此阶段中，栅极线G上提供低电平，使第一晶体管T21截止，数据线S上电压为零，初始化信号线INIT上电位为高电平，使第三晶体管T23开启。在t2时刻，第三晶体管的导通压降很低，可以忽略，此时的像素驱动电路可等效为图4中的电路图。如图4所示，B点与公共接地端VSS直接相连，使B点电位为零，由于A点电位等于开启电压V，因此第二晶体管T22保持导通，使电容C21放电，A点电位下降，当电容C21两端电压VAB下降至第二晶体管T22的阈值电压Vth时，第二晶体管T22截止。

如图3所示，阈值采集阶段为t3至t4时间段。此阶段中，初始化信号线INIT上提供低电平，使第三晶体管T23截止，栅极线G上提供高电平，使第一晶体管T21开启，由于第一晶体管T21的导通压降很低，可以忽略，使第一晶体管T21的源极电压等于漏极电压，因此在t3时刻，第一晶体管T21的漏极电压等于A点电位，即第二晶体管T22的阈值电压Vth，使与第一晶体管T21的源极连接的数据线S上的电压等于第二晶体管T22的阈值电压Vth。

数据线S上采集到的第二晶体管T22的阈值电压Vth是下面描述的显示阶段中提供给数据线S上的显示电压的重要组成部分。

如图3所示，显示阶段为t4至t5时间段。此阶段中，初始化信号线INIT上的电位为低电平，使第三晶体管T23截止，栅极线G上的电位为高电平，使第一晶体管T21开启。在t4时刻，数据线上提供待显示数据电压VDATA与第二晶体管T22的阈值电压Vth相加后的显示电压，显示电压通过第一晶体管T21施加到第二晶体管T22的栅极与漏极，使第二晶体管T22导通并处于饱和状态，B点电压上升至大于或等于发光器件D21的开启电压，则使发光器件D21工作。此时有：I＝k*(Vgs-Vth)²，其中I为流过发光器件D21的电流，k为常数，发光器件D21导通时的压降为Vt，因此Vgs＝VDATA+Vth-Vt，使得I＝k*(VDATA+Vth-Vt-Vth)²＝k*(VDATA-Vt)²，由于Vt为恒定值，因此流过发光器件D21的电流为恒定值，不会受第二晶体管T22阈值漂移的影响而发生变化。

本实用新型实施例提供的像素驱动电路中，由于第一晶体管与电容的配合或者第一晶体管、第二晶体管与电容的配合，使得在阈值补偿阶段能在电容一端的电位等于第二晶体管的阈值电压，且在阈值采集阶段能通过数据线采集到该第二晶体管的阈值电压，从而能在显示阶段将待显示数据电压与该第二晶体管的阈值电压之和提供给数据线，使得发光器件导通时流过的电流大小不受第二晶体管阈值漂移的影响，从而避免了发光器件显示异常的现象。

本实用新型实施例提供的像素驱动电路中，第一晶体管T21、第三晶体管T23可以为N沟道薄膜晶体管，或是其它能实现可控开关作用的器件，例如P沟道薄膜晶体管。

上述晶体管源极s和漏极g的制作工艺相同，名称上是可以互换的，其可根据电压的方向在名称上改变。而且，同一像素电路中各个晶体管的类型可以相同，也可以不同，只需根据其自身阈值电压特点调整相应的时序高低电平即可。当然，优选的方式为，需要的栅极开启信号源相同的晶体管，其类型相同。更为优选的，同一像素电路中，所有晶体管的类型相同。

本实用新型实施例还提供一种显示装置，如图5所示，该显示装置包括上述实施例描述的像素驱动电路，多个像素驱动电路阵列排布；显示装置还包括栅极驱动单元、源极驱动及阈值补偿单元、初始化单元及时序控制器。

其中，位于第i行的像素驱动电路的第一晶体管栅极均连接第i条栅极线Gi；位于第i行的所述像素驱动电路的第三晶体管栅极均连接第i条初始化信号线INITi；位于第j列的所述像素驱动电路的第一晶体管源极均连接第j条数据线Sj；i和j为正整数。

栅极驱动单元电连接栅极线Gi；源极驱动及阈值补偿单元电连接数据线Sj；初始化单元电连接初始化信号线INITi；时序控制器与栅极驱动单元、源极驱动及阈值补偿单元及初始化单元电连接。

下面借助图5和图6对上述显示装置的工作过程进行详细的说明。

为了更好地说明显示装置的工作过程，此处定义第i行、j列像素驱动电路的电容C21、第一晶体管T21的漏极及第二晶体管T22的栅极、漏极的连接点为Ai，j；第i行、j列像素驱动电路的电容C21、第二晶体管T22的源极及发光器件D21的正极的连接点为Bi，j；第二晶体管T22栅极与源极之间的电压表示为Vgs；第i行、j列像素驱动电路的第二晶体管T22的阈值电压表示为Vth；待显示数据电压表示为VDATAj。

栅极驱动单元用来向栅极线Gi提供信号，初始化单元用来向初始化信号线INITi提供信号，源极驱动及阈值补偿单元用来向数据线Sj提供信号，或者从数据线Sj获取信号，时序控制器用来控制栅极驱动单元和初始化单元的信号输出时序，且时序控制器能向源极驱动及阈值补偿单元提供开启电压Vj和显示电压。

阵列排布的像素驱动电路采用行扫描的方法对发光器件进行驱动，即第i行像素驱动电路工作期间，栅极驱动单元仅向第i条栅极线提供信号，初始化单元也仅向第i条初始化信号线提供信号，并且源极驱动及阈值补偿单元同时向所有的数据线提供信号，或者同时从所有的数据线获取信号。其中，第i行第j列像素驱动电路的工作过程与图2至图4所示的工作过程相同。当第i行像素驱动电路工作结束，第i+1行像素驱动电路开始工作，且在第i+1行像素驱动电路工作期间，栅极驱动单元仅向第i+1条栅极线提供信号，初始化单元也仅向第i+1条初始化信号线提供信号，并且源极驱动及阈值补偿单元同时向所有的数据线提供信号，或者同时从所有的数据线获取信号。以此类推，直到所有行的像素驱动电路都工作结束。

下面举例说明显示装置中各像素驱动电路的工作过程，假设显示装置有n行像素驱动电路，n为正整数，且n＞i，分别以第1行第j列的像素驱动电路、第i行、第j列的像素驱动电路及第n行、第j列的像素驱动电路为例，说明显示装置的工作过程。

1、在第1行像素驱动电路工作期间，第1行、第j列像素驱动电路的工作过程：

如图6所示，其中行号i＝1，初始化阶段为t1至t2时间段。此阶段中，第1条初始化信号线INIT1、第1条栅极线G1上均提供高电平，使第一晶体管和第三晶体管开启。在t1时刻，第j条数据线Sj上提供开启电压Vj，且开启电压Vj大于第二晶体管的阈值电压Vth，而且由于第一晶体管的导通压降很小，所以第一晶体管的源极电位与漏极电位相同，从而使第二晶体管导通，并处于饱和状态，且电容充电使A1，j点电位等于开启电压Vj。

当然，此处可以通过选择适当的电容及第二晶体管的尺寸以及开启电压Vj的大小，使得B1，j点电位升高时不会使发光器件导通。

优选的，此处选择电容的大小尽可能小，第二晶体管的的寄生电容尽可能小，电容与第二晶体管之间的关系为C*Rds＜＝Tframe，其中Rds为第二晶体管导通时的漏源电阻，Tframe为刷新一帧所用的时间。

进一步的，优选开启电压Vj的大小可以在2V至5V之间，使得B1，j点电位升高时不会使发光器件导通。

如图6所示，阈值补偿阶段是t 2至t 3时间段。此阶段中，第1条栅极线G1上提供低电平，使第一晶体管截止，第j条数据线Sj上电压为零，第1条初始化信号线INIT1上电位为高电平，使第三晶体管开启。在t2时刻，第三晶体管的导通压降很低，可以忽略，此时B1，j点与公共接地端VSS直接相连，使B1，j点电位为零，由于A1，j点电位等于开启电压Vj，因此第二晶体管保持导通，使电容放电，A1，j点电位下降，当电容两端电压下降至第二晶体管的阈值电压Vth时，第二晶体管截止。

如图6所示，阈值采集阶段是t 3至t 4时间段。此阶段中，第1条初始化信号线INI T1上提供低电平，使第三晶体管截止，第1条栅极线G1上提供高电平，使第一晶体管开启，由于第一晶体管的导通压降很低，可以忽略，使第一晶体管的源极电压等于漏极电压，因此在t 3时刻，第一晶体管的漏极电压等于A1，j点电位，即第二晶体管的阈值电压Vth，使与第一晶体管的源极连接的数据线Sj上的电压等于第二晶体管的阈值电压Vth。

数据线S j上采集到的第二晶体管的阈值电压Vth是下面描述的显示阶段中提供给数据线Sj上的显示电压的重要组成部分。

如图6所示，显示阶段为t4至t5时间段。此阶段中，第1条初始化信号线INIT1上的电位为低电平，使第三晶体管截止，第1条栅极线G1上的电位为高电平，使第一晶体管开启。在t4时刻，数据线Sj上提供待显示数据电压VDATAj与第二晶体管的阈值电压Vth相加后的显示电压，显示电压通过第一晶体管施加到第二晶体管的栅极与漏极，使第二晶体管导通并处于饱和状态。B1，j点电压上升至大于或等于发光器件的开启电压，则使发光器件工作。此时有：I＝k*(Vgs-Vth)²，其中I为流过发光器件的电流，k为常数，发光器件导通时的压降为Vt，因此Vgs＝VDATA+Vth-Vt，使得I＝k*(VDATA+Vth-Vt-Vth)²＝k*(VDATA-Vt)²，由于Vt为恒定值，因此流过发光器件的电流为恒定值，不会受第二晶体管阈值漂移的影响而发生变化。

如图6所示，t5时刻之后，第1行像素驱动电路工作结束，行号i+1＝2，即第2行像素驱动电路开始工作，第j列数据线上提供的电压Vj作为第2行、第j列像素驱动电路初始化阶段的开启电压。

2、在第i行像素驱动电路工作期间，第i行、第j列像素驱动电路的工作过程：

如图6所示，初始化阶段为t1至t2时间段。此阶段中，第i条初始化信号线INITi、第i条栅极线Gi上均提供高电平，使第一晶体管和第三晶体管开启。在t1时刻，第j条数据线Sj上提供开启电压Vj，且开启电压Vj大于第二晶体管的阈值电压Vth，而且由于第一晶体管的导通压降很小，所以第一晶体管的源极电位与漏极电位相同，从而使第二晶体管导通，并处于饱和状态，且电容充电使Ai，j点电位等于开启电压Vj。

当然，此处可以通过选择适当的电容及第二晶体管的尺寸以及开启电压Vj的大小，使得Bi，j点电位升高时不会使发光器件导通。

优选的，此处选择电容的大小尽可能小，第二晶体管的的寄生电容尽可能小，电容与第二晶体管之间的关系为C*Rds＜＝Tframe，其中Rds为第二晶体管导通时的漏源电阻，Tframe为刷新一帧所用的时间。

进一步的，优选开启电压Vj的大小可以在2V至5V之间，使得Bi，j点电位升高时不会使发光器件导通。

如图6所示，阈值补偿阶段是t 2至t 3时间段。此阶段中，第i条栅极线Gi上提供低电平，使第一晶体管截止，第j条数据线Sj上电压为零，第i条初始化信号线INITi上电位为高电平，使第三晶体管开启。在t2时刻，第三晶体管的导通压降很低，可以忽略，此时Bi，j点与公共接地端VSS直接相连，使Bi，j点电位为零，由于Ai，j点电位等于开启电压Vj，因此第二晶体管保持导通，使电容放电，Ai，j点电位下降，当电容两端电压下降至第二晶体管的阈值电压Vth时，第二晶体管截止。

如图6所示，阈值采集阶段是t3至t4时间段。此阶段中，第i条初始化信号线INITi上提供低电平，使第三晶体管截止，第i条栅极线Gi上提供高电平，使第一晶体管开启，由于第一晶体管的导通压降很低，可以忽略，使第一晶体管的源极电压等于漏极电压，因此在t3时刻，第一晶体管的漏极电压等于Ai，j点电位，即第二晶体管的阈值电压Vth，使与第一晶体管的源极连接的数据线Sj上的电压等于第二晶体管的阈值电压Vth。

数据线Sj上采集到的第二晶体管的阈值电压Vth是下面描述的显示阶段中提供给数据线Sj上的显示电压的重要组成部分。

如图6所示，显示阶段为t4至t5时间段。此阶段中，第i条初始化信号线INITi上的电位为低电平，使第三晶体管截止，第i条栅极线Gi上的电位为高电平，使第一晶体管开启。在t 4时刻，数据线Sj上提供待显示数据电压VDATAj与第二晶体管的阈值电压Vth相加后的显示电压，显示电压通过第一晶体管施加到第二晶体管的栅极与漏极，使第二晶体管导通并处于饱和状态。Bi，j点电压上升至大于或等于发光器件的开启电压，则使发光器件工作。此时有：I＝k*(Vgs-Vth)²，其中I为流过发光器件的电流，k为常数，发光器件导通时的压降为Vt，因此Vgs＝VDATA+Vth-Vt，使得I＝k*(VDATA+Vth-Vt-Vth)²＝k*(VDATA-Vt)²，由于Vt为恒定值，因此流过发光器件的电流为恒定值，不会受第二晶体管阈值漂移的影响而发生变化。

如图6所示，t5时刻之后，第i行像素驱动电路工作结束，行号i+1，即第i+1行像素驱动电路开始工作，第j列数据线上提供的电压Vj作为第i+1行、第j列像素驱动电路初始化阶段的开启电压。

3、在第n行像素驱动电路工作期间，第n行、第j列像素驱动电路的工作过程：

如图6所示，初始化阶段为t1至t2时间段。此阶段中，第n条初始化信号线INITn、第n条栅极线Gn上均提供高电平，使第一晶体管和第三晶体管开启。在t1时刻，第j条数据线Sj上提供开启电压Vj，且开启电压Vj大于第二晶体管的阈值电压Vth，而且由于第一晶体管的导通压降很小，所以第一晶体管的源极电位与漏极电位相同，从而使第二晶体管导通，并处于饱和状态，且电容充电使An，j点电位等于开启电压Vj。

当然，此处可以通过选择适当的电容及第二晶体管的尺寸以及开启电压Vj的大小，使得Bn，j点电位升高时不会使发光器件导通。

优选的，此处选择电容的大小尽可能小，第二晶体管的的寄生电容尽可能小，电容与第二晶体管之间的关系为C*Rds＜＝Tframe，其中Rds为第二晶体管导通时的漏源电阻，Tframe为刷新一帧所用的时间。

进一步的，优选开启电压Vj的大小可以在2V至5V之间，使得Bn，j点电位升高时不会使发光器件导通。

如图6所示，阈值补偿阶段是t2至t3时间段。此阶段中，第n条栅极线Gn上提供低电平，使第一晶体管截止，第j条数据线Sj上电压为零，第n条初始化信号线I NITn上电位为高电平，使第三晶体管开启。在t2时刻，第三晶体管的导通压降很低，可以忽略，此时Bn，j点与公共接地端VSS直接相连，使Bn，j点电位为零，由于An，j点电位等于开启电压Vj，因此第二晶体管保持导通，使电容放电，An，j点电位下降，当电容两端电压下降至第二晶体管的阈值电压Vth时，第二晶体管截止。

如图6所示，阈值采集阶段是t3至t4时间段。此阶段中，第n条初始化信号线INITn上提供低电平，使第三晶体管截止，第n条栅极线Gn上提供高电平，使第一晶体管开启，由于第一晶体管的导通压降很低，可以忽略，使第一晶体管的源极电压等于漏极电压，因此在t3时刻，第一晶体管的漏极电压等于An，j点电位，即第二晶体管的阈值电压Vth，使与第一晶体管的源极连接的数据线Sj上的电压等于第二晶体管的阈值电压Vth。

数据线Sj上采集到的第二晶体管的阈值电压Vth是下面描述的显示阶段中提供给数据线Sj上的显示电压的重要组成部分。

如图6所示，显示阶段为t4至t5时间段。此阶段中，第n条初始化信号线INITn上的电位为低电平，使第三晶体管截止，第n条栅极线Gn上的电位为高电平，使第一晶体管开启。在t4时刻，数据线Sj上提供待显示数据电压VDATAj与第二晶体管的阈值电压Vth相加后的显示电压，显示电压通过第一晶体管施加到第二晶体管的栅极与漏极，使第二晶体管导通并处于饱和状态。Bn，j点电压上升至大于或等于发光器件的开启电压，则使发光器件工作。此时有：I＝k*(Vgs-Vth)²，其中I为流过发光器件的电流，k为常数，发光器件导通时的压降为Vt，因此Vgs＝VDATA+Vth-Vt，使得I＝k*(VDATA+Vth-Vt-Vth)²＝k*(VDATA-Vt)²，由于Vt为恒定值，因此流过发光器件的电流为恒定值，不会受第二晶体管阈值漂移的影响而发生变化。

t5时刻之后，第n行像素驱动电路工作结束，表示已在显示装置上显示完一帧图像，第j列数据线上提供的电压Vj可以作为显示装置显示下一帧图像时，第1行、第j列像素驱动电路初始化阶段的开启电压。

本实用新型实施例提供的显示装置中，由于在各像素驱动电路中，第一晶体管与电容的配合或者第一晶体管、第二晶体管与电容的配合，使得在阈值补偿阶段能在电容一端的电位等于第二晶体管的阈值电压，且在阈值采集阶段能通过数据线采集到该第二晶体管的阈值电压，从而能在显示阶段将待显示数据电压与该第二晶体管的阈值电压之和提供给数据线，使得发光器件导通时流过的电流大小不受第二晶体管阈值漂移的影响，从而避免了发光器件显示异常的现象。

本实用新型实施例提供的显示装置中，源极驱动及阈值补偿单元可以为图7所示的电路，包括：移位寄存器71、加法器72、数据锁存器73、数/模转换器74及模/数转换器75。移位寄存器71的输入端与时序控制器电连接，输出端与加法器72的第一输入端电连接；加法器72的第二输入端与模/数转换器75的输出端连接；加法器72的输出端与数据锁存器73的输入端电连接；数据锁存器73的输出端与数/模转换器74的输入端电连接；数/模转换器74的输出端通过第一可控开关的控制与数据线(S1-Sn)电连接或断开；模/数转换器75的输入端通过第二可控开关的控制与数据线电连接或断开。源极驱动及阈值补偿单元用来完成数据线(S1-Sn)上开启电压的输入、阈值电压的采集和显示电压的输入。

结合上述实施例描述显示装置的工作过程，对图7所示的源极驱动及阈值补偿单元的工作过程进行说明：在初始化阶段，Aden提供低电平，使第二可控开关处于关闭状态，开启电压通过移位寄存器将串行电压转换为并行电压，在经过数/模转换器将数字开启电压转换为模拟开启电压，Load提供高电平，使得第一可控开关开启，模拟开启电压通过第一可控开关输送到数据线(S1-Sn)上；在阈值采集阶段，Load提供低电平，使第一可控开关处于关闭状态，Aden提供高电平，使第二可控开关开启，将数据线(S1-Sn)上的电压，即第二晶体管的阈值电压Vth采集到模/数转换器中，模/数转换器将模拟阈值电压转换为数字阈值电压后输送到加法器中；在阈值补偿阶段，Aden提供低电平，使第二可控开关处于关闭状态，移位寄存器将待显示数据电压转化为并行待显示数据电压后输送到加法器，在加法器中将待显示数据电压与采集的阈值电压相加形成显示电压，显示电压输送到数据锁存器中进行存储，再将显示电压输送到数/模转换器中转换为模拟显示电压，当Load提供高电平时，第一可控开关开启，将模拟显示电压输送到数据线(S1-Sn)上。

当然，源极驱动及阈值补偿单元的电路结构并不限于图7所示，其它任何能实现向所有的数据线提供信号，或者同时从所有的数据线获取信号功能的电路都能用于本实用新型。

本实用新型实施例还提供一种像素驱动方法，使用上述实施例描述的像素驱动电路，如图8所示，该方法包括如下步骤。

801、初始化阶段，初始化信号线为高电平，使第三晶体管开启，栅极线为高电平，使第一晶体管开启，数据线提供开启电压，以使第二晶体管处于饱和状态。

802、阈值补偿阶段，栅极线为低电平，使第一晶体管截止，数据线电压为零，初始化信号线为高电平，使第三晶体管开启，以使电容两端的电压为第二晶体管的阈值电压。

803、阈值采集阶段，初始化信号线为低电平，使第三晶体管截止，栅极线为高电平，使第一晶体管开启，以使数据线上的电压等于第二晶体管的阈值电压。

804、显示阶段，初始化信号线为低电平，使第三晶体管截止，栅极线为高电平，使第一晶体管打开，数据线提供显示电压，使第二晶体管处于饱和状态，以使发光器件正常工作；显示电压为待显示数据电压与所述第二晶体管的阈值电压之和。

该方法已在上述实施例对像素驱动电路工作过程的描述中进行了详细说明，在此不再赘述。

本实用新型实施例提供的像素驱动方法中，由于在各像素驱动电路中，第一晶体管与电容的配合或者第一晶体管、第二晶体管与电容的配合，使得在阈值补偿阶段能在电容一端的电位等于第二晶体管的阈值电压，且在阈值采集阶段能通过数据线采集到该第二晶体管的阈值电压，从而能在显示阶段将待显示数据电压与该第二晶体管的阈值电压之和提供给数据线，使得发光器件导通时流过的电流大小不受第二晶体管阈值漂移的影响，从而避免了发光器件显示异常的现象。

本实用新型实施例还提供一种显示装置驱动方法，用于驱动上述的显示装置，如图9所示，该方法包括如下步骤。

901、初始化单元向第i条初始化信号线提供信号，使第i条初始化信号线为高电平，栅极驱动单元向所述第i条栅极线提供信号，使第i行栅极线为高电平，源极驱动及阈值补偿单元同时向所有的数据线提供信号，使所有的数据线提供所述开启电压；

902、栅极驱动单元向所述第i条栅极线提供信号，使第i条栅极线为低电平，源极驱动及阈值补偿单元同时向所有的数据线提供信号，使所有的数据线电压为零，初始化单元向第i条初始化信号线提供信号，使第i条初始化信号线为高电平；

903、初始化单元向第i条初始化信号线提供信号，使第i条初始化信号线为低电平，栅极驱动单元向所述第i条栅极线提供信号，使第i条栅极线为高电平，源极驱动及阈值补偿单元同时从所有的数据线获取信号；

904、初始化单元向第i条初始化信号线提供信号，使第i条初始化信号线为低电平，栅极驱动单元向所述第i条栅极线提供信号，使第i条栅极线为高电平，源极驱动及阈值补偿单元同时向所有的数据线提供信号，使所有的数据线提供显示电压，显示电压为待显示数据电压与第i行像素驱动电路的相应的第二晶体管的阈值电压之和；

905、使i+1，当i+1小于或等于所述像素驱动电路的总行数时，重复步骤901-904。

该方法已在上述实施例对显示装置工作过程的描述中进行了详细说明，在此不再赘述。

本实用新型实施例提供的显示装置驱动方法中，由于在各像素驱动电路中，第一晶体管与电容的配合或者第一晶体管、第二晶体管与电容的配合，使得在阈值补偿阶段能在电容一端的电位等于第二晶体管的阈值电压，且在阈值采集阶段能通过数据线采集到该第二晶体管的阈值电压，从而能在显示阶段将待显示数据电压与该第二晶体管的阈值电压之和提供给数据线，使得发光器件导通时流过的电流大小不受第二晶体管阈值漂移的影响，从而避免了发光器件显示异常的现象。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。

Claims (5)

1.一种像素驱动电路，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、电容及发光器件；

所述第一晶体管的栅极连接栅极线，源极连接数据线，漏极连接所述第二晶体管的栅极、漏极及所述电容的一端；所述第三晶体管的栅极连接初始化信号线，源极连接公共接地端及所述发光器件的负极，漏极连接所述第二晶体管的源极、所述电容的另一端及所述发光器件的正极。

2.根据权利要求1所述的像素驱动电路，其特征在于，所述第一晶体管、第二晶体管和第三晶体管为N沟道薄膜晶体管。

3.一种显示装置，其特征在于，包括如权利要求1-2任一项所述的像素驱动电路。

4.根据权利要求3所述的显示装置，其特征在于，包括多个所述像素驱动电路形成的阵列排布；所述显示装置还包括栅极驱动单元、源极驱动及阈值补偿单元、初始化单元及时序控制器；

位于第i行的所述像素驱动电路的第一晶体管栅极均连接第i条栅极线；位于第i行的所述像素驱动电路的第三晶体管栅极均连接第i条初始化信号线；位于第j列的所述像素驱动电路的第一晶体管源极均连接第j条数据线；所述i和j为正整数；

所述栅极驱动单元电连接所述栅极线；所述源极驱动及阈值补偿单元电连接所述数据线；所述初始化单元电连接所述初始化信号线；所述时序控制器与所述栅极驱动单元、所述源极驱动及阈值补偿单元及所述初始化单元电连接。

5.根据权利要求4所述的显示装置，其特征在于，所述源极驱动及阈值补偿单元包括：移位寄存器、加法器、数据锁存器、数/模转换器及模/数转换器；

所述移位寄存器的输入端与所述时序控制器电连接，输出端与所述加法器的第一输入端电连接；所述加法器的第二输入端与所述模/数转换器的输出端连接；所述加法器的输出端与所述数据锁存器的输入端电连接；

所述数据锁存器的输出端与所述数/模转换器的输入端电连接；所述数/模转换器的输出端通过第一可控开关的控制与所述数据线电连接或断开；所述模/数转换器的输入端通过第二可控开关的控制与所述数据线电连接或断开。

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