CN202632155U

CN202632155U - 一种fpga嵌入式系统的时钟装置

Info

Publication number: CN202632155U
Application number: CN 201220161167
Authority: CN
Inventors: 王金虎
Original assignee: National Astronomical Observatories of CAS
Current assignee: National Astronomical Observatories of CAS
Priority date: 2012-04-16
Filing date: 2012-04-16
Publication date: 2012-12-26
Anticipated expiration: 2022-04-16

Abstract

本实用新型公开了一种FPGA嵌入式系统的时钟装置，包括FPGA模块、GPS模块、串口收发模块和恒温晶振模块，所述FPGA模块与所述串口收发模块相连，所述串口收发模块与所述GPS模块的串口相连，所述FPGA模块经所述串口收发模块从所述GPS模块获得当前时间信息；所述FPGA模块还直接与所述GPS模块相连，从所述GPS模块获得秒脉冲信号前沿；所述FPGA模块与所述恒温晶振模块相连，从所述恒温晶振模块获得脉冲信号。本实用新型能够提供微秒级高精度时钟，时间误差不积累，且实现简单，在成本上有很大优势，有很好的实用前景。

Description

一种FPGA嵌入式系统的时钟装置

技术领域

本实用新型涉及FPGA（Field-Programmable Gate Array，现场可编程门阵列）嵌入式系统，特别涉及一种FPGA嵌入式系统的时钟装置。

背景技术

嵌入式系统是一个面向应用、技术密集、资金密集、高度分散、不可垄断的产业，随着各个领域应用需求的多样化，嵌入式设计技术和芯片技术也经历着一次又一次的革新。可编程逻辑器件（Programmable Logical Device）设计灵活、功能强大，尤其是FPGA（Field-Programmable Gate Array，现场可编程门阵列）在嵌入式系统设计领域已占据着越来越重要的地位。

FPGA嵌入式系统广应用于通信，天文仪器，测量等领域，对系统时间精度有很高要求。但是，目前的FPGA嵌入式系统的时钟只能精确到秒级，而且误差会随设备运行时间长短而产生累计。

实用新型内容

本实用新型解决的技术问题就是克服现有技术FPGA嵌入式系统的时钟精确度较差的问题，提出一种FPGA嵌入式系统的时钟装置，其时钟可以精确到微秒级，时间误差不积累。

为了解决上述问题，本发明提供一种FPGA嵌入式系统的时钟装置，包括FPGA模块、全球定位系统GPS模块、串口收发模块和恒温晶振模块，所述FPGA模块与所述串口收发模块相连，所述串口收发模块与所述GPS模块的串口相连，所述FPGA模块经所述串口收发模块从所述GPS模块获得当前时间信息；所述FPGA模块还直接与所述GPS模块相连，从所述GPS模块获得秒脉冲信号前沿；所述FPGA模块与所述恒温晶振模块相连，从所述恒温晶振模块获得脉冲信号。

优选地，上述时钟装置还具有以下特点：

所述FPGA模块包括CPU子模块、通用异步接收发送器UART子模块和时钟子模块，其中，所述CPU子模块分别与所述UART子模块和时钟子模块相连，所述UART子模块与所述串口收发模块相连，经所述串口收发模块从所述GPS模块获得当前时间信息；所述时钟子模块分别与所述恒温晶振模块和GPS模块相连，从所述恒温晶振模块获得脉冲信号，从所述GPS模块获得秒脉冲信号前沿。

优选地，上述时钟装置还具有以下特点：

所述时钟子模块包括微秒计数器以及依次相连的小时计数器、分计数器和秒计数器，其中，所述微秒计数器分别与所述恒温晶振模块和GPS模块相连，从所述恒温晶振模块获得脉冲信号，从所述GPS模块获得秒脉冲信号前沿；所述秒计数器与所述GPS模块相连，从所述GPS模块获得秒脉冲信号前沿。

优选地，上述时钟装置还具有以下特点：

所述CPU子模块通过片上外围总线OPB与所述UART子模块和时钟子模块相连。

优选地，上述时钟装置还具有以下特点：

所述串口收发模块为Max3232芯片。

优选地，上述时钟装置还具有以下特点：

所述恒温晶振模块的晶振频率为1MHZ。

优选地，上述时钟装置还具有以下特点：

所述串口为RS-232接口。

本发明克服了现有的嵌入式系统自身时钟精度不够，且误差会产生累积的问题，能够提供微秒级高精度时钟，时间误差不积累；而且实现简单，在成本上有很大优势，有很好的实用前景

附图说明

图1是本实用新型的组成示意图。

具体实施方式

如图1所示，本实用新型的时钟装置包括FPGA模块、GPS（Global Positioning System，全球定位系统）模块、串口收发模块和恒温晶振模块，所述FPGA模块与所述串口收发模块相连，所述串口收发模块与所述GPS模块的串口（通常是RS-232接口）相连，所述FPGA模块经所述串口收发模块从所述GPS模块获得当前时间信息；所述FPGA模块还直接与所述GPS模块相连，从所述GPS模块获得秒脉冲信号前沿；所述FPGA模块与所述恒温晶振模块相连，从所述恒温晶振模块获得脉冲信号。

所述FPGA模块包括CPU子模块、UART（Universal Asynchronous Receiver/Transmitter，通用异步接收发送器）子模块和时钟子模块，其中，所述CPU子模块通过OPB（On-Chip Peripheral Bus，片上外围总线）总线分别与所述UART子模块和时钟子模块相连，所述UART子模块与所述串口收发模块相连，经所述串口收发模块从所述GPS模块获得当前时间信息；所述时钟子模块分别与所述恒温晶振模块和GPS模块相连，从所述恒温晶振模块获得脉冲信号，从所述GPS模块获得秒脉冲信号前沿。

FPGA嵌入式系统启动后，所述CPU子模块通过UART子模块从GPS模块获得当前时间信息（当前的年月日时分秒），在下一个秒脉冲前沿到来之前对小时计数器，分计数器，秒计数器进行初始化；当时钟子模块收到秒脉冲前沿时，CPU子模块对微秒计数器清零，秒计时器的值加1，通过1MHZ恒温晶振模块输出脉冲对微秒计数器计数（即，微秒计数器收到恒温晶振模块输出的一个脉冲信号前沿，就其值加1）；当秒计数器计数为60时，分计数器加1，秒计数器清零；当分计数器计数为60时，小时计数器加1，分计数器清零。这样，由于根据GPS模块发出的秒脉冲前沿精确计时，提供了微秒级高精度时钟供FPGA嵌入式系统使用。

下面以一具体应用实例说明本实用新型。

时钟装置由基于Xilinx spartan系统FPGA芯片、GPS模块、Max3232芯片（串口收发模块）和1MHZ恒温晶振组成。Xilinx XC3S500E FPGA芯片内部添加Microblaze 32位CPU和OPB总线，在OPB总线上添加UART异步通信IP核，添加自定义GPS_clock时钟子模块。系统启动时通过UART异步通信端口读取GPS时间，在下一个秒脉冲前沿到来之前，对小时计数器，分计数器，秒计数器进行初始化。GPS秒脉冲前沿对秒计数器进行计数，秒脉冲前沿对微秒计数器进行清零，1MHZ恒温晶振输出脉冲上升沿对微秒计数器计数。

Claims

1.一种现场可编程门阵列FPGA嵌入式系统的时钟装置，包括FPGA模块，其特征在于，所述时钟装置还包括全球定位系统GPS模块、串口收发模块和恒温晶振模块，所述FPGA模块与所述串口收发模块相连，所述串口收发模块与所述GPS模块的串口相连，所述FPGA模块经所述串口收发模块从所述GPS模块获得当前时间信息；所述FPGA模块还直接与所述GPS模块相连，从所述GPS模块获得秒脉冲信号前沿；所述FPGA模块与所述恒温晶振模块相连，从所述恒温晶振模块获得脉冲信号。

2.如权利要求1所述时钟装置，其特征在于，所述FPGA模块包括CPU子模块、通用异步接收发送器UART子模块和时钟子模块，其中，所述CPU子模块分别与所述UART子模块和时钟子模块相连，所述UART子模块与所述串口收发模块相连，经所述串口收发模块从所述GPS模块获得当前时间信息；所述时钟子模块分别与所述恒温晶振模块和GPS模块相连，从所述恒温晶振模块获得脉冲信号，从所述GPS模块获得秒脉冲信号前沿。

3.如权利要求2所述时钟装置，其特征在于，所述时钟子模块包括微秒计数器以及依次相连的小时计数器、分计数器和秒计数器，其中，所述微秒计数器分别与所述恒温晶振模块和GPS模块相连，从所述恒温晶振模块获得脉冲信号，从所述GPS模块获得秒脉冲信号前沿；所述秒计数器与所述GPS模块相连，从所述GPS模块获得秒脉冲信号前沿。

4.如权利要求2所述时钟装置，其特征在于，所述CPU子模块通过片上外围总线OPB与所述UART子模块和时钟子模块相连。

5.如权利要求1～4中任意一项所述时钟装置，其特征在于，所述串口收发模块为Max3232芯片。

6.如权利要求1～4中任意一项所述时钟装置，其特征在于，所述恒温晶振模块的晶振频率为1MHZ。

7.如权利要求1～4中任意一项所述时钟装置，其特征在于，所述串口为 RS-232接口。