CN202586751U

CN202586751U - 一种高精度ac/dc转换器限流电路

Info

Publication number: CN202586751U
Application number: CN 201220254958
Authority: CN
Inventors: 王晓飞; 孙权; 袁小云
Original assignee: XI'AN AEROSEMI TECHNOLOGY Co
Current assignee: XI'AN AEROSEMI TECHNOLOGY Co
Priority date: 2012-05-30
Filing date: 2012-05-30
Publication date: 2012-12-05
Anticipated expiration: 2022-05-30

Abstract

本实用新型特别涉及一种高精度AC/DC转换器限流电路，其特征在于，包括带隙基准电路和电流限制补偿电路，其中所述电流限制补偿电路还包括限流电路，比较电路和Buffer缓冲电路。本实用新型实现电流限制与输入线电压无关，从而保证输出功率的稳定性，通过全新的补偿电路补偿线电压引起的电流限制漂移，从而实现高精度的电流限制，改善了系统的性能。

Description

一种高精度AC/DC转换器限流电路

技术领域

本实用新型属于电学领域，特别涉及一种高精度AC/DC转换器限流电路。

背景技术

近年来随着便携式电子设备和LED照明的蓬勃发展，广泛应用于ADAPTER和照明驱动的AC/DC转换器迅速发展，然而传统AC/DC转换器的限流特性会随着限电压变化而变化，大大影响了AC/DC转换器输出功率的稳定性，给实际应用中带来隐患。

发明内容

本实用新型的目地是提供一种高精度AC/DC转换器限流电路，实现电流限制与输入线电压无关，从而保证输出功率的稳定性。

为实现上述目的，本实用新型采用的技术方案为：

一种高精度AC/DC转换器限流电路，其特征在于，包括带隙基准电路和电流限制补偿电路，其中所述电流限制补偿电路还包括限流电路，比较电路和Buffer缓冲电路。

所述的带隙基准电路包括三个双极型晶体管，八个P型MOS管，两个运放，一个电流漏和五个电阻，其连接方式为：第零P型MOS管MP0的栅极、第零P型MOS管MP0的漏极与电流漏的输入端连接；第一运算放大器A1输出端、第一P型MOS管MP1的栅极、第二P型MOS管MP2的栅极与第三P型MOS管MP3的栅极连接；第一P型MOS管MP1的漏极与第四P型MOS管MP4的源极连接；第二P型MOS管MP2的漏极与第五P型MOS管MP5的源极连接；第三P型MOS管MP3的漏极与第六P型MOS管MP6的源极连接；第一运算放大器A1的同相输入端、第五P型MOS管MP5的漏极、电阻R1的一端连接；第一运算放大器A1的反相输入端、第四P型MOS管MP4的漏极与第一P型双极型晶体管Q1的集电极连接；电阻R1的另一端与第二P型双极型晶体管Q2的集电极连接；第六P型MOS管MP6的漏极、电阻R2的一端、带隙基准电压输出端Vref与第二运算放大器A2的反相输入端连接；电阻R2的另一端、电阻R3的一端与带隙基准电压输出端VL连接；电阻R3的另一端与第三P型双极型晶体管Q3的集电极连接；第七P型MOS管MP7的栅极与第二运算放大器A2的输出端连接；第七P型MOS管MP7的漏极、电压输出段VH与电阻R4的一端连接；电阻R4的另一端、第二运算放大器A2的同相输入端与R5的一端连接；第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第二P型MOS管MP2的源极、第三P型MOS管MP3的源极、第七P型MOS管MP7的源极与电源VDD连接；电流漏的输出端、第一P型双极型晶体管Q1的基极、第一P型双极型晶体管Q1的发射极、第二P型双极型晶体管Q2的基极、第二P型双极型晶体管Q2的发射极、第三P型双极型晶体管Q3的基极、第三P型双极型晶体管Q3的发射极、电阻R5的另一端与地GND连接。

所述的限流电路包括四个运算放大器，二个开关，一个同或门，一个电流源，一个电流漏，一个电容，一个电阻，一个电感，一个N型MOS管和一个D触发器，其连接方式为：电流源Ip流出端与开关Sp的一端连接；开关Sp的另一端、开关Sn的一端、电容C的一端、第一运算放大器VO1的同相输入端、第二运算放大器VO2的同相输入端与第三运算放大器buffer的同相输入端连接；电流漏In流入端与开关Sn的另一端连接；VH与第一运算放大器VO1的反相输入端连接；VL与第二运算放大器VO2的反相输入端连接；第一运算放大器VO1的输出端与同或门的输入端A连接；第二运算放大器VO2的输出端与同或门的输入端B连接；同或门的输出端与第零触发器D0的时钟输入端连接；第零触发器D0的端口D与第零触发器D0的端口Q非连接；第零触发器D0的端口Q与端口Q0连接；第三运算放大器buffer的反相输入端、第三运算放大器buffer的输出端与第四运算放大器PWM compare的同相输入端连接；第四运算放大器PWM compare的反相输入端与CS连接；第四运算放大器PWMcompare的输出端与端口PWM off连接，电流源Ip流入端、第零触发器D0的端口SET、第零触发器D0的端口CLR与电源VDD连接，电流漏In流出端、电容C的另一端与地GND连接，电感L的一端与N型MOS开关管Mn的漏极连接；N型MOS开关管Mn的源极、端口CS与电阻RL的一端连接；N型MOS开关管Mn的栅极与端口PWM off连接，电感的另一端与电源Vin连接；电阻的另一端与地GND连接。

所述的比较电路包括一个电流漏，五个P型MOS管和三个N型MOS管，其连接方式为：第零P型MOS管MP0的漏极、第零P型MOS管MP0的栅极、电流源I的输入端与第一P型MOS管MP1的栅极连接；第一P型MOS管MP1的漏极、第二P型MOS管MP2的源极与第三P型MOS管MP3的源极连接；该运算放大器的同向输入端口VP与第三P型MOS管MP3的栅极连接；该运算放大器的反向输入端口VN与第二P型MOS管MP2的栅极连接；第二P型MOS管MP2的漏极、第零N型MOS管MN0的栅极、第零N型MOS管MN0的漏极、第一N型MOS管MN1的栅极与第二N型MOS管MN2的栅极连接；第三P型MOS管MP3的漏极、第一N型MOS管MN1的漏极与第四P型MOS管MP4的栅极连接；第四P型MOS管MP4的漏极、第二N型MOS管MN2的漏极与运放的输出端Vout连接，第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第四P型MOS管MP4的源极与电源VDD连接，第零N型MOS管MN0的源极、第一N型MOS管MN1的源极、第二N型MOS管MN2的源极与地GND连接。

所述的Buffer缓冲电路包括一个电流漏，五个P型MOS管和三个N型MOS管，一个电阻，一个电容，其连接方式为：第零P型MOS管MP0的漏极、第零P型MOS管MP0的栅极、电流源I的输入端与第一P型MOS管MP1的栅极连接；第一P型MOS管MP1的漏极、第二P型MOS管MP2的源极与第三P型MOS管MP3的源极连接；该运算放大器的同向输入端口VP与第三P型MOS管MP3的栅极连接；该运算放大器的反向输入端口VN与第二P型MOS管MP2的栅极连接；第二P型MOS管MP2的漏极、第零N型MOS管MN0的栅极、第零N型MOS管MN0的漏极、第一N型MOS管MN1的栅极、电容Cc的一端与第二N型MOS管MN2的栅极连接；第三P型MOS管MP3的漏极、第一N型MOS管MN1的漏极与第四P型MOS管MP4的栅极连接；第四P型MOS管MP4的漏极、第二N型MOS管MN2的漏极、电阻Rc的一端与运放的输出端Vout连接。电容Cc的另一端与Rc的另一端连接，第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第四P型MOS管MP4的源极与电源VDD连接，第零N型MOS管MN0的源极、第一N型MOS管MN1的源极、第二N型MOS管MN2的源极与地GND连接。

本实用新型提供一种高精度AC/DC转换器限流电路，实现电流限制与输入线电压无关，从而保证输出功率的稳定性，通过全新的补偿电路补偿线电压引起的电流限制漂移，从而实现高精度的电流限制，改善了系统的性能。

附图说明

图1为本实用新型带隙基准电路结构图。

图2为本实用新型限流电路结构图。

图3为本实用新型比较电路结构图。

图4为本实用新型Buffer缓冲电路结构图。

图5为本实用新型变化周期波形图。

图6为本实用新型断点漂移图。

具体实施方式

以下结合附图和具体实施例对本实用新型做进一步说明。

本实施例描述了一种高精度AC/DC转换器限流电路，包括带隙基准电路和电流限制补偿电路，其中电流限制补偿电路还包括限流电路，比较电路和Buffer缓冲电路。

如图1，所述的带隙基准电路包括三个双极型晶体管，八个P型MOS管，两个运放，一个电流漏和五个电阻，其连接方式为：第零P型MOS管MP0的栅极、第零P型MOS管MP0的漏极与电流漏的输入端连接；第一运算放大器A1输出端、第一P型MOS管MP1的栅极、第二P型MOS管MP2的栅极与第三P型MOS管MP3的栅极连接；第一P型MOS管MP1的漏极与第四P型MOS管MP4的源极连接；第二P型MOS管MP2的漏极与第五P型MOS管MP5的源极连接；第三P型MOS管MP3的漏极与第六P型MOS管MP6的源极连接；第一运算放大器A1的同相输入端、第五P型MOS管MP5的漏极、电阻R1的一端连接；第一运算放大器A1的反相输入端、第四P型MOS管MP4的漏极与第一P型双极型晶体管Q1的集电极连接；电阻R1的另一端与第二P型双极型晶体管Q2的集电极连接；第六P型MOS管MP6的漏极、电阻R2的一端、带隙基准电压输出端Vref与第二运算放大器A2的反相输入端连接；电阻R2的另一端、电阻R3的一端与带隙基准电压输出端VL连接；电阻R3的另一端与第三P型双极型晶体管Q3的集电极连接；第七P型MOS管MP7的栅极与第二运算放大器A2的输出端连接；第七P型MOS管MP7的漏极、电压输出段VH与电阻R4的一端连接；电阻R4的另一端、第二运算放大器A2的同相输入端与R5的一端连接；第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第二P型MOS管MP2的源极、第三P型MOS管MP3的源极、第七P型MOS管MP7的源极与电源VDD连接；电流漏的输出端、第一P型双极型晶体管Q1的基极、第一P型双极型晶体管Q1的发射极、第二P型双极型晶体管Q2的基极、第二P型双极型晶体管Q2的发射极、第三P型双极型晶体管Q3的基极、第三P型双极型晶体管Q3的发射极、电阻R5的另一端与地GND连接。

如图2，所述的限流电路包括四个运算放大器，二个开关，一个同或门，一个电流源，一个电流漏，一个电容，一个电阻，一个电感，一个N型MOS管和一个D触发器，其连接方式为：电流源Ip流出端与开关Sp的一端连接；开关Sp的另一端、开关Sn的一端、电容C的一端、第一运算放大器VO1的同相输入端、第二运算放大器VO2的同相输入端与第三运算放大器buffer的同相输入端连接；电流漏In流入端与开关Sn的另一端连接；VH与第一运算放大器VO1的反相输入端连接；VL与第二运算放大器VO2的反相输入端连接；第一运算放大器VO1的输出端与同或门的输入端A连接；第二运算放大器VO2的输出端与同或门的输入端B连接；同或门的输出端与第零触发器D0的时钟输入端连接；第零触发器D0的端口D与第零触发器D0的端口Q非连接；第零触发器D0的端口Q与端口Q0连接；第三运算放大器buffer的反相输入端、第三运算放大器buffer的输出端与第四运算放大器PWM compare的同相输入端连接；第四运算放大器PWM compare的反相输入端与CS连接；第四运算放大器PWMcompare的输出端与端口PWM off连接，电流源Ip流入端、第零触发器D0的端口SET、第零触发器D0的端口CLR与电源VDD连接，电流漏In流出端、电容C的另一端与地GND连接，电感L的一端与N型MOS开关管Mn的漏极连接；N型MOS开关管Mn的源极、端口CS与电阻RL的一端连接；N型MOS开关管Mn的栅极与端口PWM off连接，电感的另一端与电源Vin连接；电阻的另一端与地GND连接。

如图3，所述的比较电路包括一个电流漏，五个P型MOS管和三个N型MOS管，其连接方式为：第零P型MOS管MP0的漏极、第零P型MOS管MP0的栅极、电流源I的输入端与第一P型MOS管MP1的栅极连接；第一P型MOS管MP1的漏极、第二P型MOS管MP2的源极与第三P型MOS管MP3的源极连接；该运算放大器的同向输入端口VP与第三P型MOS管MP3的栅极连接；该运算放大器的反向输入端口VN与第二P型MOS管MP2的栅极连接；第二P型MOS管MP2的漏极、第零N型MOS管MN0的栅极、第零N型MOS管MN0的漏极、第一N型MOS管MN1的栅极与第二N型MOS管MN2的栅极连接；第三P型MOS管MP3的漏极、第一N型MOS管MN1的漏极与第四P型MOS管MP4的栅极连接；第四P型MOS管MP4的漏极、第二N型MOS管MN2的漏极与运放的输出端Vout连接，第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第四P型MOS管MP4的源极与电源VDD连接，第零N型MOS管MN0的源极、第一N型MOS管MN1的源极、第二N型MOS管MN2的源极与地GND连接。

如图4，所述的Buffer缓冲电路包括一个电流漏，五个P型MOS管和三个N型MOS管，一个电阻，一个电容，其连接方式为：第零P型MOS管MP0的漏极、第零P型MOS管MP0的栅极、电流源I的输入端与第一P型MOS管MP1的栅极连接；第一P型MOS管MP1的漏极、第二P型MOS管MP2的源极与第三P型MOS管MP3的源极连接；该运算放大器的同向输入端口VP与第三P型MOS管MP3的栅极连接；该运算放大器的反向输入端口VN与第二P型MOS管MP2的栅极连接；第二P型MOS管MP2的漏极、第零N型MOS管MN0的栅极、第零N型MOS管MN0的漏极、第一N型MOS管MN1的栅极、电容Cc的一端与第二N型MOS管MN2的栅极连接；第三P型MOS管MP3的漏极、第一N型MOS管MN1的漏极与第四P型MOS管MP4的栅极连接；第四P型MOS管MP4的漏极、第二N型MOS管MN2的漏极、电阻Rc的一端与运放的输出端Vout连接。电容Cc的另一端与Rc的另一端连接，第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第四P型MOS管MP4的源极与电源VDD连接，第零N型MOS管MN0的源极、第一N型MOS管MN1的源极、第二N型MOS管MN2的源极与地GND连接。

本方案所描述的高精度AC/DC转换器限流电路中，电路通过受控的充电电流与放电电流对电容C充电或放电同时电容上的电压与基准电压VH和VL进行比较，比较器VO1和VO2的输出端同或后作为触发器D0的时钟，最终从D0的输出端口Q输出控制信号Q0控制充电与放电间的转换(控制Sp和Sn)，使充电电流与放电电流在电流Ip、In的基础上周期的发生变化，最终使同或门输出的方波信号也发生周期性变化(各节点波形如图5所示)。如图6，随着线电压的提高(虚线表示线电压增大后，CS电压)，PWM关断点(cs电压与EA输出电压的交点)向前漂移，从而实现了线电压的关断点补偿。

以上是对本实用新型的具体说明，本方案不仅仅局限在以上实施例中，针对在本方案发明构思下所做的任何改变都将落入本实用新型保护范围内。

Claims

1.一种高精度AC/DC转换器限流电路，其特征在于，包括带隙基准电路和电流限制补偿电路，其中所述电流限制补偿电路还包括限流电路，比较电路和Buffer缓冲电路。

2.如权利要求1所述的一种高精度AC/DC转换器限流电路，其特征在于，所述的带隙基准电路包括三个双极型晶体管，八个P型MOS管，两个运放，一个电流漏和五个电阻，其连接方式为：第零P型MOS管MP0的栅极、第零P型MOS管MP0的漏极与电流漏的输入端连接；第一运算放大器A1输出端、第一P型MOS管MP1的栅极、第二P型MOS管MP2的栅极与第三P型MOS管MP3的栅极连接；第一P型MOS管MP1的漏极与第四P型MOS管MP4的源极连接；第二P型MOS管MP2的漏极与第五P型MOS管MP5的源极连接；第三P型MOS管MP3的漏极与第六P型MOS管MP6的源极连接；第一运算放大器A1的同相输入端、第五P型MOS管MP5的漏极、电阻R1的一端连接；第一运算放大器A1的反相输入端、第四P型MOS管MP4的漏极与第一P型双极型晶体管Q1的集电极连接；电阻R1的另一端与第二P型双极型晶体管Q2的集电极连接；第六P型MOS管MP6的漏极、电阻R2的一端、带隙基准电压输出端Vref与第二运算放大器A2的反相输入端连接；电阻R2的另一端、电阻R3的一端与带隙基准电压输出端VL连接；电阻R3的另一端与第三P型双极型晶体管Q3的集电极连接；第七P型MOS 管MP7的栅极与第二运算放大器A2的输出端连接；第七P型MOS管MP7的漏极、电压输出段VH与电阻R4的一端连接；电阻R4的另一端、第二运算放大器A2的同相输入端与R5的一端连接；第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第二P型MOS管MP2的源极、第三P型MOS管MP3的源极、第七P型MOS管MP7的源极与电源VDD连接；电流漏的输出端、第一P型双极型晶体管Q1的基极、第一P型双极型晶体管Q1的发射极、第二P型双极型晶体管Q2的基极、第二P型双极型晶体管Q2的发射极、第三P型双极型晶体管Q3的基极、第三P型双极型晶体管Q3的发射极、电阻R5的另一端与地GND连接。

3.如权利要求1所述的一种高精度AC/DC转换器限流电路，其特征在于，所述的限流电路包括四个运算放大器，二个开关，一个同或门，一个电流源，一个电流漏，一个电容，一个电阻，一个电感，一个N型MOS管和一个D触发器，其连接方式为：电流源Ip流出端与开关Sp的一端连接；开关Sp的另一端、开关Sn的一端、电容C的一端、第一运算放大器VO1的同相输入端、第二运算放大器VO2的同相输入端与第三运算放大器buffer的同相输入端连接；电流漏In流入端与开关Sn的另一端连接；VH与第一运算放大器VO1的反相输入端连接；VL与第二运算放大器VO2的反相输入端连接；第一运算放大器VO1的输出端与同或门的输入端A连接；第二运算放大器VO2的输出端与同或门的输入端B连接；同或门的输出端与第零触发器D0的时钟输入端连接；第零触发器D0的端口D与第零触发器 D0的端口Q非连接；第零触发器D0的端口Q与端口Q0连接；第三运算放大器buffer的反相输入端、第三运算放大器buffer的输出端与第四运算放大器PWM compare的同相输入端连接；第四运算放大器PWM compare的反相输入端与CS连接；第四运算放大器PWM compare的输出端与端口PWM off连接，电流源Ip流入端、第零触发器D0的端口SET、第零触发器D0的端口CLR与电源VDD连接，电流漏In流出端、电容C的另一端与地GND连接，电感L的一端与N型MOS开关管Mn的漏极连接；N型MOS开关管Mn的源极、端口CS与电阻RL的一端连接；N型MOS开关管Mn的栅极与端口PWM off连接，电感的另一端与电源Vin连接；电阻的另一端与地GND连接。

4.如权利要求1所述的一种高精度AC/DC转换器限流电路，其特征在于，所述的比较电路包括一个电流漏，五个P型MOS管和三个N型MOS管，其连接方式为：第零P型MOS管MP0的漏极、第零P型MOS管MP0的栅极、电流源I的输入端与第一P型MOS管MP1的栅极连接；第一P型MOS管MP1的漏极、第二P型MOS管MP2的源极与第三P型MOS管MP3的源极连接；该运算放大器的同向输入端口VP与第三P型MOS管MP3的栅极连接；该运算放大器的反向输入端口VN与第二P型MOS管MP2的栅极连接；第二P型MOS管MP2的漏极、第零N型MOS管MN0的栅极、第零N型MOS管MN0的漏极、第一N型MOS管MN1的栅极与第二N型MOS管MN2的栅极连接；第三P型MOS管MP3的漏极、第一N 型MOS管MN1的漏极与第四P型MOS管MP4的栅极连接；第四P型MOS管MP4的漏极、第二N型MOS管MN2的漏极与运放的输出端Vout连接，第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第四P型MOS管MP4的源极与电源VDD连接，第零N型MOS管MN0的源极、第一N型MOS管MN1的源极、第二N型MOS管MN2的源极与地GND连接。

5.如权利要求1所述的一种高精度AC/DC转换器限流电路，其特征在于，所述的Buffer缓冲电路包括一个电流漏，五个P型MOS管和三个N型MOS管，一个电阻，一个电容，其连接方式为：第零P型MOS管MP0的漏极、第零P型MOS管MP0的栅极、电流源I的输入端与第一P型MOS管MP1的栅极连接；第一P型MOS管MP1的漏极、第二P型MOS管MP2的源极与第三P型MOS管MP3的源极连接；该运算放大器的同向输入端口VP与第三P型MOS管MP3的栅极连接；该运算放大器的反向输入端口VN与第二P型MOS管MP2的栅极连接；第二P型MOS管MP2的漏极、第零N型MOS管MN0的栅极、第零N型MOS管MN0的漏极、第一N型MOS管MN1的栅极、电容Cc的一端与第二N型MOS管MN2的栅极连接；第三P型MOS管MP3的漏极、第一N型MOS管MN1的漏极与第四P型MOS管MP4的栅极连接；第四P型MOS管MP4的漏极、第二N型MOS管MN2的漏极、电阻Rc的一端与运放的输出端Vout连接，电容Cc的另一端与Rc的另一端连接，第零P型MOS管MP0的源极、第一P型MOS管MP1的源极、第四P型MOS管MP4的源极与电源VDD连接，第零N型MOS管MN0的源极、第一N型MOS管MN1的源极、第二N型MOS管MN2的源极与地GND连接。