CN202475590U - 视频预处理装置 - Google Patents
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Abstract
本实用新型公开了一种视频预处理装置，该视频预处理装置包括：视频矩阵模块、画面合成模块和图像矩阵模块，所述的视频矩阵模块、画面合成模块和图像矩阵模块两两之间互相连接的，所述的视频矩阵模块、画面合成模块和图像矩阵模块上设有多路视频信号输入端口和输出端口。本实用新型完善和丰富了多种视频接口对HDMI和VGA的统一，实现了画面分割和矩阵切换的统一。本实用新型采用纯硬件的方式，实现视频的格式转换、视频的无缝矩阵切换、视频分辨率的缩放、视频的多画面合成及拼接、高清VGA的输出、满足HDMI1.3版本下的HDMI高清输出。
Description
技术领域
本实用新型涉及视频处理领域，尤其涉及一种视频预处理装置。
背景技术
随着视频技术的不断进步，视频的质量越来越高，人们对高清的概念逐步接受和追捧，尤其是HDMI（High Definition Multimedia Interface，高清晰度多媒体接口）接口的广泛应用，但是目前多种视频格式及接口的问题是阻碍高清事业发展的瓶颈。
目前，矩阵切换器大都是应用在同种视频接口的切换，图像分割器也多数是针对CVBS（Composite Video Broadcast Signal，复合视频广播信号）视频。
实用新型内容
本实用新型的目的是提供一种视频预处理装置，该视频预处理装置具备适应多种视频格式及接口的特性。
本实用新型的目的是通过以下技术方案实现的：
一种视频预处理装置，包括：
视频矩阵模块、画面合成模块和图像矩阵模块，所述的视频矩阵模块、画面合成模块和图像矩阵模块两两之间互相连接的，所述的视频矩阵模块、画面合成模块和图像矩阵模块上设有多路视频信号输入端口和输出端口。
由上述本实用新型提供的技术方案可以看出，本实用新型的视频预处理装置完善和丰富了多种视频接口对HDMI和VGA的统一，实现了画面分割和矩阵切换的统一。
附图说明
图1为本实用新型实施例提供的视频预处理装置的较佳的具体实施方式示意图；
图2为本实用新型实施例提供的视频矩阵模块的具体实现电路结构图；
图3为本实用新型实施例提供的视频矩阵模块的具体的模块架构图；
图4为本实用新型实施例提供的图像矩阵模块的具体实现电路结构图；
图5为本实用新型实施例提供的图像矩阵模块的具体的模块架构图；
图6为本实用新型实施例提供的图像矩阵模块中的本地证据8选1模块的具体实现原理示意图。
具体实施方式
下面将结合附图对本实用新型的实施例作进一步地详细描述。
本实用新型的视频预处理装置可以将多种不同的视频接口转换成HDMI接口和VGA（视频图形阵列，Video Graphics Array）接口，使多种不同的设备能够使用统一的视频接口，该系统不仅有视频采集、格式转换的功能，还同时具有矩阵切换、图像分割的功能。
本实用新型的视频预处理装置的主要技术参数包括
输入的复合视频、AV信号为标清信号，分辨率在720X576；
输入的高清视频信号为分量输入，分辨率可变，支持的最大分辨率为1080P；
视频无缝切换；
模拟线性音频输入；
输出到显示器的VGA信号为标清信号，分辨率为1280X1024；
输出到图像矩阵的视频信号为数字R/G/B信号，分辨率为1080P；
输出到编码器的合成画面为标准的数字HDMI信号，合成图像的分辨率为1080P；
可实时受控制的选择全部输入源或者部分输入源做图像拼接，模式是图像的1/3/4/6/8分。
本实用新型的视频预处理装置其较佳的具体实施方式如图1所示，包括如下的3个模块：
视频矩阵模块11、画面合成模块12和图像矩阵模块13，所述的视频矩阵模块、画面合成模块和图像矩阵模块两两之间互相连接的，所述的视频矩阵模块、画面合成模块和图像矩阵模块上设有多路视频信号输入端口和输出端口。
所述的视频矩阵模块、画面合成模块和图像矩阵模块上的多路视频信号输入端口包括：CVBS（Composite Video Broadcast Signal，复合视频广播信号）输入端口、VGA信号输入端口、AV（Audio Video，音频视频）信号输入端口和高清视频信号输入端口。
视频矩阵模块11，用于接收外部的6路CVBS+1路VGA信号+1路AV信号；或者接收3路CVBS和3路高清视频信号+1路VGA信号+1路AV（Audio Video，音频视频）信号的输入。将接收到的模拟视频信号进行数字化转换，将数字化处理后的视频信号进行编码合 成，功能输出，模式转换等。然后，将数字视频信号转换成高清视频的TMDS（Transition Minimized Differential signal，最小化传输差分信号）信号并输出。该模块还可以在接收到的6路CVBS中选择任1路CVBS输出到图像矩阵模块13。
画面合成模块12，用于接收6路CVBS+1路VGA信号+1路AV信号；或者接收3路CVBS和3路高清视频信号+1路VGA信号+1路AV信号的输入，对接收到的全部或者部分信号进行拼接处理，将拼接处理后的多路信号转换为VGA信号或者HDMI信号，以指定的分辨率在同一个本地显示器上同时显示拼接处理后的多路信号。上述拼接处理后的多路信号可以为上述输入的信号中的任意2或者4或6或8路信号，上述指定的分辨率可以为1280x1024。上述画面合成模块12可以在FPGA（Field-Programmable Gate Array，现场可编程门阵列）中实现。
图像矩阵模块13，用于接收外部的5路VGA信号和4路CVBS信号，以及上述视频矩阵模块11发送过来的1路CVBS的输入。从接收到的多路CVBS信号中选择一路CVBS信号在本地VGA显示，同时将该一路CVBS信号以数字RGB形式送至画面合成模块进行多画面合成。结合来自外部的音频信号，从接收到的多路CVBS信号、VGA信号中选择一路信号以HDMI格式送至高清编码器。根据来自外部的串口指令完成输出信号的选择及切换，并根据需要与其它模块通信。
上述视频矩阵模块11可以在FPGA中实现，其具体实现电路结构图如图2所示，具体的模块架构图如图3所示，包括：
所述的视频矩阵模块包括：时钟模块、分辨率判定及数据缓存模块、数据存储控制模块、数据生成模块、分辨率显示模块、视频切换模块、配置模块、串口通信模块和显示模块，所述数据存储控制模块和所述时钟模块、分辨率判定及数据缓存模块、分辨率显示模块、数据生成模块、串口通信模块相连；所述时钟模块和所述分辨率判定及数据缓存模块、数据存储控制模块、数据生成模块、分辨率显示模块、视频切换模块、配置模块、显示模块相连；所述视频切换模块和所述时钟模块、分辨率判定及数据缓存模块相连；所述分辨率判定及数据缓存模块和所述视频切换模块、时钟模块相连。
时钟模块clk_gen，用于生成各个模块的处理时钟，并传输给各个模块。如显示模块所需的148.5MHZ的时钟，分辨率显示模块所需的108MHZ的时钟，配置模块、分辨率判定及数据缓存模块和显示模块所需的200MHZ的时钟，视频切换模块所需的27MHZ的时钟，数据存储控制模块所需的500MHZ的时钟，以及时钟锁定信号clk_locked。
27MHZ和148.5MHZ的时钟只需各加一个BUFG（buffer global，全局缓存寄存器） 模块输出至模块内部即可使用，200MHZ的时钟需要使用一个CMT模块将其转化为500MHZ和200MHZ的两个时钟，并输出时钟配置完成信号clk_locked。
分辨率判定及数据缓存模块，用于确定输入信号的分辨率，并把输入信号的分辨率信息传给配置模块；根据输入、输出信号的分辨率信息决定所要选择存储的数据。
数据存储控制模块，用于根据串口传给的画面合成信息，生成存储和取出DDR3数据的数据、地址、CMD（C ommand，命令）信息。
数据生成模块，用于缓存数据存储控制模块输出的多行1080p高清数据，生成高清HDMI格式的数据。
分辨率显示模块，用于缓存数据存储控制模块输出的多行sxga（Super eXtended Graphics Array，高级扩展图形阵列）数据，生成1280x1024分辨率的sxga格式的数据。
视频切换模块，用于从分辨率判定及数据缓存模块接收缓存的行信息，实现6路视频的无缝切换。
配置模块，用于根据分辨率信息通过I2C总线配置各个decoder（解码器）和encoder（编码器）；输出配置完毕信号作为全局复位信号。
串口通信模块，用于与外部进行串口通信，对视频矩阵进行选择，波特率默认为9600bps；显示模块，用于显示当前的运行状态。
上述图像矩阵模块13可以在FPGA中实现，其具体实现电路结构图如图4所示，具体的模块架构图如图5所示，包括：
所述的图像矩阵模块包括：前端模拟视频矩阵及解码器decoer电路模块、FPGA数字视频处理逻辑模块、后端编码器encoder电路模块和通信接口电路模块；所述FPGA数字视频处理逻辑模块的输入端口和所述前端模拟视频矩阵及解码器decoer电路模块相连，所述FPGA数字视频处理逻辑模块的输出端口和所述后端编码器encoder电路模块、通信接口电路模块相连。
前端模拟视频矩阵及decoer电路模块，该模块的功能是将前端模拟视频进行矩阵选择后，通过模数转换将模拟信号转换为数字信号，送给主处理器；
FPGA数字视频处理逻辑模块，该模块是本系统的核心，主要用于所有的功能实现，如：将数字信号的采集、处理、输出等等；
后端encoder电路模块，该模块的功能是将核心逻辑模块处理后的数字信号进行数模转换，将数字信号转换为模拟信号输出；通信接口电路模块，该模块的功能是电平转换，将FPGA的电平转换为串口通信的标准电平，实现对外的串口通信。
上述FPGA数字视频处理逻辑模块具体包括：
所述的FPGA数字视频处理逻辑模块包括：本地证据8选1模块、远程证据视频处理模块、无缝切换模块和通信模块，所述无缝切换模块和所述本地证据8选1模块、远程证据视频处理模块、通信模块相连。
本地证据8选1模块，该模块的具体实现原理示意图如图6所示，用于根据接收到的串口指令，完成8路本地证据信号的选择，并保证本地证据无缝切换。
远程证据视频处理模块，用于接收远程证据的数字ycbcr信号，首先检测该数字ycbcr信号的制式并进行色度空间转换，根据本地VGA输出要求，对经过了色度空间转换的数字ycbcr信号进行相应的缩放。
无缝切换模块，用于接收来自于本地证据8选1模块的数字RGB视频、远程AV证据转换得来的数字RGB视频、来自画面合成模块的6选1数字RGB视频，根据串口指令完成视频源的无缝切换，并将选中的视频信号进行缩放转换为1080P的高清视频，经HDMI转换芯片转换后输出给高清编码器。
通信模块，由串口模块及IO接口逻辑组成。串口模块采用中断接收、查询发送方式完成通信功能，分析接收到的数据并以中断方式通知本地证据8选1模块或者无缝切换模块；IO接口逻辑接收系统复位信号及FPGA升级配置数据，完成与图像拼接模块的通信，并以中断方式与高清编码器完成通信。
综上所述，本实用新型完善和丰富了多种视频接口对HDMI和VGA的统一，实现了画面分割和矩阵切换的统一。
本实用新型采用纯硬件的方式，实现视频的格式转换、视频的无缝矩阵切换、视频分辨率的缩放、视频的多画面合成及拼接、高清VGA的输出、满足HDMI1.3版本下的HDMI高清输出。
本实用新型为嵌入式系统，基本实现上电即工作的高速开机，处理速度可达667MHZ，最多可实现5路VGA和9路CVBS的同时数字处理。同时，本实用新型扩展能力强，不仅可实现上述的功能，还可通过修改实现视频中嵌入文本等功能。可满足教育、交通、法院等多个行业的需求。
以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求书的保护范围为准。
Claims (6)
1.一种视频预处理装置，其特征在于，包括：
视频矩阵模块、画面合成模块和图像矩阵模块，所述的视频矩阵模块、画面合成模块和图像矩阵模块两两之间互相连接的，所述的视频矩阵模块、画面合成模块和图像矩阵模块上设有多路视频信号输入端口和输出端口。
2.根据权利要求1所述的视频预处理装置，其特征在于，所述的视频矩阵模块、画面合成模块和图像矩阵模块在现场可编程门阵列FPGA中实现。
3.根据权利要求1所述的视频预处理装置，其特征在于，所述的视频矩阵模块、画面合成模块和图像矩阵模块上的多路视频信号输入端口包括：复合视频广播信号CVBS输入端口、视频图形阵列VGA信号输入端口、音频视频AV信号输入端口和高清视频信号输入端口。
4.根据权利要求1所述的视频预处理装置，其特征在于，所述的视频矩阵模块包括：时钟模块、分辨率判定及数据缓存模块、数据存储控制模块、数据生成模块、分辨率显示模块、视频切换模块、配置模块、串口通信模块和显示模块，
所述数据存储控制模块和所述时钟模块、分辨率判定及数据缓存模块、分辨率显示模块、数据生成模块、串口通信模块相连；
所述时钟模块和所述分辨率判定及数据缓存模块、数据存储控制模块、数据生成模块、分辨率显示模块、视频切换模块、配置模块、显示模块相连；
所述视频切换模块和所述时钟模块、分辨率判定及数据缓存模块相连；
所述分辨率判定及数据缓存模块和所述视频切换模块、时钟模块相连。
5.根据权利要求1至4任一项所述的视频预处理装置，其特征在于，所述的图像矩阵模块包括：
前端模拟视频矩阵及解码器decoer电路模块、FPGA数字视频处理逻辑模块、后端编码器encoder电路模块和通信接口电路模块；
所述FPGA数字视频处理逻辑模块的输入端口和所述前端模拟视频矩阵及解码器decoer电路模块相连，所述FPGA数字视频处理逻辑模块的输出端口和所述后端编码器encoder电路模块、通信接口电路模块相连。
6.根据权利要求5所述的视频预处理装置，其特征在于，所述的FPGA数字视频处理逻辑模块包括：
本地证据8选1模块、远程证据视频处理模块、无缝切换模块和通信模块，所述无缝切换模块和所述本地证据8选1模块、远程证据视频处理模块、通信模块相连。
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| CX01 | Expiry of patent term |
Granted publication date: 20121003 |