CN202444472U - 快速峰值采样保持装置 - Google Patents
快速峰值采样保持装置 Download PDFInfo
- Publication number
- CN202444472U CN202444472U CN 201220006897 CN201220006897U CN202444472U CN 202444472 U CN202444472 U CN 202444472U CN 201220006897 CN201220006897 CN 201220006897 CN 201220006897 U CN201220006897 U CN 201220006897U CN 202444472 U CN202444472 U CN 202444472U
- Authority
- CN
- China
- Prior art keywords
- drain electrode
- grid
- pipe
- pmos pipe
- pmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
Abstract
本实用新型公开了快速峰值采样保持装置。快速峰值采样保持装置包括比较电压电路、峰值采样电路、电流补偿电路、峰值保持电路和峰值输出缓冲电路：所述电压比较电路对输入信号和上一时刻采样的峰值电压进行比较；所述峰值采样电路采样所述电压比较电路输出信号的各个时间点的峰值电压；所述电流补偿电路是对所述峰值采样电路的采样电容进行充电电流补偿，使得峰值采样电路的速度会加快；所述峰值保持电路对所述峰值采样电路输出的电压进行保持；所述峰值输出缓冲电路增强所述峰值保持电路的输出负载驱动能力。利用本实用新型可以快速地对输入信号进行峰值采样保持。
Description
技术领域
本实用新型涉及峰值采样保持技术，尤其涉及快速峰值采样保持装置。
背景技术
图1为现有的峰值采样保持装置的结构图。现有的峰值采样保持装置包括电压比较电路11、峰值采样电路12、峰值保持电路13和峰值输出缓冲电路14。所述电压比较电路11是输入电压21和上一时刻采样的峰值电压进行比较；所述峰值采样电路12是对所述电压比较电路11比较输出的电压进行采样；所述峰值保持电路13是对所述峰值采样电路12输出的电压进行保持；所述峰值输出缓冲电路14是对所述峰值保持电路13的输出负载驱动能力。
现有峰值采样保持装置原理为：首先所述电压比较电路11对输入电压21和上一时刻采样的峰值电压进行比较；当输入电压21比上一时刻采样的峰值电压高时，所述峰值采样电路12开始采样；当输入电压21比上一时刻采样的峰值电压低时，所述峰值采样电路12不采样，维持上一时刻的电压；接着所述峰值保持电路13是对所述峰值采样电路12输出的电压进行保持；所述峰值输出缓冲电路14是对所述峰值保持电路13的输出负载驱动能力；最后由输出线25输出，得到峰值采样保持电压。
峰值采样保持装置的采样保持速度是充电电流和采样保持开关频率决定的，当采样保持开关的速度一定时，就是充电电流起决定作用，可以通过补偿充电电流的方式使整个采样保持过程加快，起到快速采样保持的作用。由于现有技术没有电流补偿电路，使得整个峰值采样保持装置的速度会下降。
发明内容
本实用新型旨在解决现有技术的不足，提供一种可以快速采样保持输入信号的峰值采样保持装置。
本实用新型还提供了一种快速峰值采样保持的方法。
快速峰值采样保持装置，包括比较电压电路、峰值采样电路、电流补偿电路、峰值保持电路和峰值输出缓冲电路：
所述电压比较电路对输入信号和上一时刻采样的峰值电压进行比较；
所述峰值采样电路采样所述电压比较电路输出信号的各个时间点的峰值电压；
所述电流补偿电路是对所述峰值采样电路的采样电容进行充电电流补偿，使得峰值 采样电路的速度会加快；
所述峰值保持电路对所述峰值采样电路输出的电压进行保持；
所述峰值输出缓冲电路增强所述峰值保持电路的输出负载驱动能力。
所述电压比较电路包括第一偏置电流、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管和第三NMOS管：
所述第一偏置电流提供给所述电压比较电路的偏置电流，所述第一偏置电流的一端接所述第一PMOS管、第二PMOS管、第三PMOS管的栅极和所述第一PMOS管的漏极，另一端接地；
所述第一PMOS管的栅极和漏极接所述第一偏置电流的一端和所述第二PMOS管、第三PMOS管的栅极，源极接电源VCC；
所述第二PMOS管的栅极接所述第一PMOS管的栅极和漏极以及第三PMOS管的栅极，源极接电源VCC，漏极接所述第四PMOS管和第五PMOS管的源极；
所述第三PMOS管的栅极接所述第一PMOS管的栅极和漏极以及第二PMOS管的栅极，源极接电源VCC，漏极接所述第三NMOS管的漏极和所述第五PMOS管的栅极；
所述第四PMOS管的栅极接输入信号，源极接所述第二PMOS管的漏极和所述第五PMOS管的源极，漏极接所述第一NMOS管、第二NMOS管的栅极和所述第一NMOS管漏极；
所述第五PMOS管的栅极接所述第三PMOS管的漏极和所述第三NMOS管的漏极，源极接所述第二PMOS管的漏极和所述第四PMOS管的源极，漏极接所述第二NMOS管的漏极和所述第三NMOS管的栅极；
所述第一NMOS管的栅极和漏极接所述第四PMOS管的漏极和所述第二NMOS管的栅极，源极接地；
所述第二NMOS管的栅极接第一NMOS管的栅极和漏极和第四PMOS管的漏极，漏极接所述第五PMOS管的漏极和所述第三NMOS管的栅极，源极接地；
所述第三NMOS管的栅极接所述第五PMOS管的漏极和所述第二NMOS管的漏极，漏极接所述第五PMOS管的栅极和所述第三PMOS管的漏极，源极接地。
所述峰值采样电路包括第一反相器、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第一电容：
所述第一反相器的输入端接所述第三PMOS管的漏极和所述第三NMOS管的漏极以及所述第五PMOS管的栅极，输出端接所述第七PMOS管的栅极；
所述第六PMOS管的栅极接所述第一PMOS管的栅极和漏极和所述第一偏置电流的一端和所述第二PMOS管、第三PMOS管的栅极，源极接电源VCC，漏极接所述第四NMOS管、第五NMOS管的栅极和所述第四NMOS管的漏极；
所述第七PMOS管的栅极接所述第一反相器的输出端，源极接电源VCC，漏极接所述第五NMOS管的漏极和所述第八PMOS管、第九PMOS管的栅极和所述第八PMOS管的漏极；
所述第八PMOS管的栅极和漏极接所述第七PMOS管的漏极和所述第五NMOS管的漏极，源极接电源VCC；
所述第九PMOS管的栅极接所述第八PMOS管的栅极和漏极和所述第七PMOS管的漏极和所述第五NMOS管的漏极，漏极接所述第一电容和所述第五PMOS管的栅极和所述第三NMOS管的漏极，源极接电源VCC；
所述第四NMOS管的栅极和漏极接所述第六PMOS管的漏极和所述第五NMOS管的栅极，源极接地；
所述第五NMOS管的栅极接所述第四NMOS管的栅极和漏极和第六PMOS管的漏极，漏极接所述第七PMOS管的漏极和所述第八PMOS管的栅极和漏极和所述第九PMOS管的栅极，源极接地；
所述第六NMOS管的栅极接采样控制信号，漏极接所述第一电容和所述第五PMOS管的栅极和所述第三NMOS管的漏极，源极接地；
所述第一电容的一端接所述第六NMOS管的漏极和所述第九PMOS管的漏极和所述第五PMOS管的栅极和所述第三NMOS管的漏极，另一端接地；所述第一电容是峰值采样电容。
所述电流补偿电路包括第一比较器、第十六PMOS管、第十七PMOS管、第十八PMOS管和第十一NMOS管：
所述第一比较器的负端接一基准电压，正端接输入信号；当输入信号电压大于基准电压时，第一比较器的输出电压为高电平，补偿电路开始对充电电流进行补偿；当输入信号电压小于基准电压时，第一比较器的输出电压为低电平，补偿电路不对充电电流补偿。
所述第十六PMOS管的栅极和漏极接所述第十七PMOS管的栅极和所述第十八PMOS管的漏极和所述第十一NMOS管的漏极，源极接电源VCC；
所述第十七PMOS管的栅极接所述第十六PMOS管的栅极和漏极和所述第十八PMOS管的漏极和所述第十一NMOS管的漏极，源极接电源VCC，漏极接所述第一电容；
所述第十八PMOS管的栅极接所述第一比较器的输出端，漏极接所述第十六PMOS管的栅极和漏极和所述第十七PMOS管的栅极，源极接电源VCC；
所述第十一NMOS管的栅极接所述第四NMOS管和所述第五NMOS的栅极，漏极接所述第十六PMOS管的栅极和漏极和所述第十七PMOS管的栅极，源极接地。
所述峰值保持电路包括第三偏置电流、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第 十NMOS管、第一电阻、第二电容、第三电容和第二反相器：
所述第三偏置电流提供给所述峰值保持电路的偏置电流，所述第三偏置电流的一端接所述第十PMOS管、第十一PMOS管、第十四PMOS管的栅极和所述第十PMOS管的漏极，另一端接地；
所述第十PMOS管的栅极和漏极接所述第三偏置电流的一端和所述第十一PMOS管、第十四PMOS管的栅极，源极接电源VCC；
所述第十一PMOS管的栅极接所述第十PMOS管的栅极和漏极以及第十四PMOS管的栅极，源极接电源VCC，漏极接所述第十二PMOS管和第十三PMOS管的源极；
所述第十四PMOS管的栅极接所述第十PMOS管的栅极和漏极以及第十一PMOS管的栅极，源极接电源VCC，漏极接所述第九NMOS管的漏极和所述第十三PMOS管的栅极；
所述第十二PMOS管的栅极接所述峰值采样电路的输出，源极接所述第十一PMOS管的漏极和所述第十三PMOS管的源极，漏极接所述第七NMOS管的漏极和所述第九NMOS管的栅极；
所述第十三PMOS管的栅极接所述第十四PMOS管的漏极和所述第九NMOS管的漏极，源极接所述第十一PMOS管的漏极和所述第十二PMOS管的源极，漏极接所述第八NMOS管、第七NMOS管的栅极和所述第八NMOS管的漏极；
所述第十五PMOS管的栅极所述第二反相器的输出端，源极接所述第十三PMOS管的栅极和所述第十四PMOS管的漏极和所述第九NMOS管的漏极和所述第二电容的一端，漏极接所述第三电容的一端和所述峰值输出缓冲电路的输入端；
所述第七NMOS管的栅极接所述第八NMOS管的栅极和漏极，漏极接所述第十二PMOS管的漏极和所述第九NMOS管的栅极，源极接地；
所述第八NMOS管的栅极和漏极接所述第七NMOS管的栅极和所述第十三PMOS管的漏极，源极接地；
所述第九NMOS管的栅极接所述第十二PMOS管的漏极和所述第七NMOS管的漏极和所述第一电阻的一端，漏极接所述第十四PMOS管的漏极和所述第十三PMOS管的栅极和所述第二电容的一端，源极接地；
所述第十NMOS管的栅极接峰值保持控制信号，源极接所述第十三PMOS管的栅极和所述第十四PMOS管的漏极和所述第九NMOS管的漏极和所述第二电容的一端，漏极接所述第三电容的一端和所述峰值输出缓冲电路的输入端；
所述第一电阻的一端接所述第九NMOS管的栅极和所述第十二PMOS管的漏极和所述第七NMOS管的漏极，另一端接所述第二电容的一端；
所述第二电容的一端接所述第一电阻的一端，另一端接所述第十三PMOS管的栅极和 所述第十四PMOS管的漏极和所述第九NMOS管的漏极；
所述第三电容的一端接所述第十五PMOS管漏极和所述第十NMOS管的漏极和所述峰值输出缓冲电路的输入端，另一端接地；所述第三电容为峰值保持电容；
所述第二反相器的输入端接峰值保持控制信号，输出端接所述第十五PMOS管的栅极。
当峰值保持控制信号为有效控制电平时，所述第三电容即峰值保持电容进行充电，直到充电到所述峰值采样电路输出的峰值电压为止，从而使得所述峰值采样电路输出的峰值电压转移到所述峰值保持电路的输出电压；当峰值保持控制信号为无效控制电平，此时峰值保持电容维持原来的电压值。
所述峰值输出缓冲电路由第一运算放大器构成的跟随器组成：所述第一运算放大器的正端接所述峰值保持电路的输出，负端接所述第一运算放大器的输出端，输出端为峰值采样保持电路的输出。
所述输入信号为直流信号或交流信号。
所述的峰值采样控制信号和峰值保持控制信号在每个周期内依次进行控制。
峰值采样保持的方法，包括如下步骤：
(1)电压比较电路对输入电压和上一时刻采样的峰值电压进行比较；
(2)采样步骤(1)输出的电压的各个时间点的峰值电压；
(3)补偿电路对充电电流进行补偿，加快峰值采样电路速度；
(4)对步骤(2)输出的电压进行保持，同时该步骤输出保持电压；
(5)对步骤(4)的输出的保持电压进行增强后作为峰值输出电压；
(6)重复步骤(1)-(5)。
所述步骤(1)实现的方法为：所述电压比较电路对输入信号电压值与步骤(2)的上一时刻采样的峰值电压进行比较，当输入信号的电压大于步骤(2)输出电压，且采样控制线为有效控制电平时，采样电容对输入信号进行采样；当输入信号的电压小于步骤(2)输出电压，采样控制线为无效控制电平时，采样电容不进行采样，保持原状态。
所述步骤(2)实现的方法为：峰值采样电路采样所述电压比较电路输出信号的各个时间点的峰值电压。
所述步骤(3)实现的方法为：当输入信号电压大于基准电压时，第一比较器的输出电压为高电平，补偿电路开始对充电电流进行补偿；当输入信号电压小于基准电压时，第一比较器的输出电压为低电平，补偿电路不对充电电流补偿。
所述步骤(4)实现的方法为：当峰值保持控制信号为有效控制电平时，所述第三 电容即峰值保持电容进行充电，直到充电到所述峰值采样电路输出的峰值电压为止，从而使得所述峰值采样电路输出的峰值电压转移到所述峰值保持电路的输出电压；当峰值保持控制信号为无效控制电平，此时峰值保持电容维持原来的电压值。
所述步骤(5)实现的方法为：峰值输出缓冲电路由第一运算放大器构成的跟随器组成，峰值输出缓冲电路增强所述峰值保持电路的输出负载驱动能力。
利用本实用新型可以快速地对输入信号进行峰值采样保持。
附图说明
图1为现有技术的峰值采样保持装置的结构图。
图2为本实用新型的快速峰值采样保持装置的结构图。
图3为本实用新型的快速峰值采样保持装置的电路图。
图4为图3的直流电压输入的各点波形图。
图5为图3的交流电压输入的各点波形图。
具体实施方式
以下结合附图对本实用新型内容进一步说明。
快速峰值采样保持装置，如图2、图3所示，包括比较电压电路11、峰值采样电路12、补偿电路15、峰值保持电路13和峰值输出缓冲电路14：
所述电压比较电路11对输入电压21和上一时刻采样的峰值电压进行比较；
所述峰值采样电路12采样所述电压比较电路11输出信号22的各个时间点的峰值电压；
所述补偿电路15是对所述峰值采样电路12的采样电容进行充电电流补偿，使得峰值采样电路12的速度会加快；
所述峰值保持电路13对所述峰值采样电路12输出的电压23进行保持；
所述峰值输出缓冲电路14增强所述峰值保持电路13的输出负载驱动能力。
所述电压比较电路11包括第一偏置电流31、第一PMOS管32、第二PMOS管35、第三PMOS管37、第四PMOS管33、第五PMOS管34、第一NMOS管40、第二NMOS管41和第三NMOS管42：
所述第一偏置电流31提供给所述电压比较电路11的偏置电流，所述第一偏置电流31的一端接所述第一PMOS管31、第二PMOS管35、第三PMOS管37的栅极和所述第一PMOS管32的漏极，另一端接地；
所述第一PMOS管的栅极和漏极接所述第一偏置电流31的一端和所述第二PMOS管35、 第三PMOS管37的栅极，源极接电源VCC；
所述第二PMOS管35的栅极接所述第一PMOS管32的栅极和漏极以及第三PMOS管37的栅极，源极接电源VCC，漏极接所述第四PMOS管33和第五PMOS管34的源极；
所述第三PMOS管37的栅极接所述第一PMOS管32的栅极和漏极以及第二PMOS管35的栅极，源极接电源VCC，漏极接所述第三NMOS管42的漏极和所述第五PMOS管34的栅极；
所述第四PMOS管33的栅极接输入信号21，源极接所述第二PMOS管35的漏极和所述第五PMOS管34的源极，漏极接所述第一NMOS管40、第二NMOS管41的栅极和所述第一NMOS管40漏极；
所述第五PMOS管34的栅极接所述第三PMOS管37的漏极和所述第三NMOS管42的漏极，源极接所述第二PMOS管35的漏极和所述第四PMOS管33的源极，漏极接所述第二NMOS管41的漏极和所述第三NMOS管42的栅极；
所述第一NMOS管40的栅极和漏极接所述第四PMOS管33的漏极和所述第二NMOS管41的栅极，源极接地；
所述第二NMOS管41的栅极接第一NMOS管40的栅极和漏极和第四PMOS管33的漏极，漏极接所述第五PMOS管34的漏极和所述第三NMOS管42的栅极，源极接地；
所述第三NMOS管42的栅极接所述第五PMOS管34的漏极和所述第二NMOS管41的漏极，漏极接所述第五PMOS管34的栅极和所述第三PMOS管37的漏极，源极接地。
所述峰值采样电路12包括第一反相器44、第六PMOS管43、第七PMOS管46、第八PMOS管51、第九PMOS管52、第四NMOS管48、第五NMOS管49、第六NMOS管55和第一电容53：
所述第一反相器44的输入端接所述第三PMOS管37的漏极和所述第三NMOS管42的漏极以及所述第五PMOS管34的栅极，输出端接所述第七PMOS管46的栅极；
所述第六PMOS管43的栅极接所述第一PMOS管32的栅极和漏极和所述第一偏置电流31的一端和所述第二PMOS管35、第三PMOS管37的栅极，源极接电源VCC，漏极接所述第四NMOS管48、第五NMOS管49的栅极和所述第四NMOS管48的漏极；
所述第七PMOS管46的栅极接所述第一反相器44的输出端，源极接电源VCC，漏极接所述第五NMOS管49的漏极和所述第八PMOS管51、第九PMOS管52的栅极和所述第八PMOS管51的漏极；
所述第八PMOS管51的栅极和漏极接所述第七PMOS管46的漏极和所述第五NMOS管49的漏极，源极接电源VCC；
所述第九PMOS管52的栅极接所述第八PMOS管51的栅极和漏极和所述第七PMOS管46的漏极和所述第五NMOS管49的漏极，漏极接所述第一电容53和所述第五PMOS管34的栅极和所 述第三NMOS管42的漏极，源极接电源VCC；
所述第四NMOS管48的栅极和漏极接所述第六PMOS管43的漏极和所述第五NMOS管49的栅极，源极接地；
所述第五NMOS管49的栅极接所述第四NMOS管48的栅极和漏极和第六PMOS管43的漏极，漏极接所述第七PMOS管46的漏极和所述第八PMOS管51的栅极和漏极和所述第九PMOS管52的栅极，源极接地；
所述第六NMOS管55的栅极接采样控制信号，漏极接所述第一电容53和所述第五PMOS管34的栅极和所述第三NMOS管42的漏极，源极接地；
所述第一电容53的一端接所述第六NMOS管55的漏极和所述第九PMOS管52的漏极和所述第五PMOS管34的栅极和所述第三NMOS管42的漏极，另一端接地；所述第一电容53是峰值采样电容。
所述电流补偿电路15包括第一比较器81、第十六PMOS管88、第十七PMOS管89、第十八PMOS管84和第十一NMOS管83：
所述第一比较器81的负端接一基准电压80，正端接输入信号21；当输入信号21电压大于基准电压80时，第一比较器81的输出电压82为高电平，对充电电流进行补偿；当输入信号21电压小于基准电压80时，第一比较器81的输出电压82为低电平，不对充电电流补偿。
所述第十六PMOS管88的栅极和漏极接所述第十七PMOS管89的栅极和所述第十八PMOS管84的漏极和所述第十一NMOS管83的漏极，源极接电源VCC；
所述第十七PMOS管89的栅极接所述第十六PMOS管88的栅极和漏极和所述第十八PMOS管84的漏极和所述第十一NMOS管83的漏极，源极接电源VCC，漏极接所述第一电容53；
所述第十八PMOS管84的栅极接所述第一比较器81的输出端82，漏极接所述第十六PMOS管88的栅极和漏极和所述第十七PMOS管89的栅极，源极接电源VCC；
所述第十一NMOS管83的栅极接所述第四NMOS管48和所述第五NMOS管49的栅极，漏极接所述第十六PMOS管88的栅极和漏极和所述第十七PMOS管89的栅极，源极接地。
所述峰值保持电路13包括第三偏置电流56、第十PMOS管57、第十一PMOS管59、第十二PMOS管60、第十三PMOS管61、第十四PMOS管68、第十五PMOS管73、第七NMOS管64、第八NMOS管65、第九NMOS管70、第十NMOS管74、第一电阻66、第二电容69、第三电容75和第二反相器71：
所述第三偏置电流56提供给所述峰值保持电路13的偏置电流，所述第三偏置电流56的一端接所述第十PMOS管57、第十一PMOS管59、第十四PMOS管68的栅极和所述第十PMOS管57的漏极，另一端接地；
所述第十PMOS管57的栅极和漏极接所述第三偏置电流56的一端和所述第十一PMOS管59、第十四PMOS管68的栅极，源极接电源VCC；
所述第十一PMOS管59的栅极接所述第十PMOS管57的栅极和漏极以及第十四PMOS管68的栅极，源极接电源VCC，漏极接所述第十二PMOS管60和第十三PMOS管61的源极；
所述第十四PMOS管68的栅极接所述第十PMOS管57的栅极和漏极以及第十一PMOS管59的栅极，源极接电源VCC，漏极接所述第九NMOS管70的漏极和所述第十三PMOS管61的栅极；
所述第十二PMOS管60的栅极接所述峰值采样电路12的输出，源极接所述第十一PMOS管59的漏极和所述第十三PMOS管61的源极，漏极接所述第七NMOS管64的漏极和所述第九NMOS管70的栅极；
所述第十三PMOS管61的栅极接所述第十四PMOS管68的漏极和所述第九NMOS管70的漏极，源极接所述第十一PMOS管59的漏极和所述第十二PMOS管60的源极，漏极接所述第八NMOS管65、第七NMOS管64的栅极和所述第八NMOS管65的漏极；
所述第十五PMOS管73的栅极所述第二反相器71的输出端，源极接所述第十三PMOS管61的栅极和所述第十四PMOS管68的漏极和所述第九NMOS管70的漏极和所述第二电容69的一端，漏极接所述第三电容75的一端和所述峰值输出缓冲电路14的输入端；
所述第七NMOS管64的栅极接所述第八NMOS管65的栅极和漏极，漏极接所述第十二PMOS管60的漏极和所述第九NMOS管70的栅极，源极接地；
所述第八NMOS管65的栅极和漏极接所述第七NMOS管64的栅极和所述第十三PMOS管61的漏极，源极接地；
所述第九NMOS管70的栅极接所述第十二PMOS管60的漏极和所述第七NMOS管64的漏极和所述第一电阻66的一端，漏极接所述第十四PMOS管68的漏极和所述第十三PMOS管61的栅极和所述第二电容69的一端，源极接地；
所述第十NMOS管74的栅极接峰值保持控制信号72，源极接所述第十三PMOS管61的栅极和所述第十四PMOS管68的漏极和所述第九NMOS管70的漏极和所述第二电容69的一端，漏极接所述第三电容75的一端和所述峰值输出缓冲电路14的输入端；
所述第一电阻66的一端接所述第九NMOS管70的栅极和所述第十二PMOS管60的漏极和所述第七NMOS管64的漏极，另一端接所述第二电容69的一端；
所述第二电容69的一端接所述第一电阻66的一端，另一端接所述第十三PMOS管61的栅极和所述第十四PMOS管68的漏极和所述第九NMOS管70的漏极；
所述第三电容75的一端接所述第十五PMOS管73漏极和所述第十NMOS管74的漏极和所述峰值输出缓冲电路14的输入端，另一端接地；所述第三电容75为峰值保持电容；
所述第二反相器71的输入端接峰值保持控制信号72，输出端接所述第十五PMOS管73的栅极。
当峰值保持控制信号72为有效控制电平时，所述第三电容75即峰值保持电容进行充电，直到充电到所述峰值采样电路12输出的峰值电压为止，从而使得所述峰值采样电路12输出的峰值电压转移到所述峰值保持电路13的输出电压；当峰值保持控制信号72为无效控制电平，此时峰值保持电容维持原来的电压值。
所述峰值输出缓冲电路14由第一运算放大器76构成的跟随器组成：所述第一运算放大器76的正端接所述峰值保持电路13的输出，负端接所述第一运算放大器76的输出端，输出端为峰值采样保持电路的输出。
所述输入信号21为直流信号或交流信号。
如图4所示，为图3的直流电压输入21的各点波形图。
如图5所示，为图3的交流电压输入21的各点波形图。
本实用新型公开了提供一种快速峰值采样保持装置和方法，并且参照附图描述了本实用新型的具体实施方式和效果。应该理解到的是：上述实施例只是对本实用新型的说明，而不是对本实用新型的限制，任何不超出本实用新型实质精神范围内的实用新型创造，均落入本实用新型保护范围之内。
Claims (6)
1.快速峰值采样保持装置，其特征在于包括比较电压电路、峰值采样电路、电流补偿电路、峰值保持电路、峰值输出缓冲电路：
所述电压比较电路对输入信号和上一时刻采样的峰值电压进行比较；
所述峰值采样电路采样所述电压比较电路输出信号的各个时间点的峰值电压；
所述电流补偿电路是对所述峰值采样电路的采样电容进行充电电流补偿，使得峰值采样电路的速度会加快；
所述峰值保持电路对所述峰值采样电路输出的电压进行保持；
所述峰值输出缓冲电路增强所述峰值保持电路的输出负载驱动能力。
2.如权利要求1所述快速峰值采样保持装置，其特征在于所述电压比较电路包括第一偏置电流、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管：
所述第一偏置电流提供给所述电压比较电路的偏置电流，所述第一偏置电流的一端接所述第一PMOS管、第二PMOS管、第三PMOS管的栅极和所述第一PMOS管的漏极，另一端接地；
所述第一PMOS管的栅极和漏极接所述第一偏置电流的一端和所述第二PMOS管、第三PMOS管的栅极，源极接电源VCC；
所述第二PMOS管的栅极接所述第一PMOS管的栅极和漏极以及第三PMOS管的栅极，源极接电源VCC，漏极接所述第四PMOS管和第五PMOS管的源极；
所述第三PMOS管的栅极接所述第一PMOS管的栅极和漏极以及第二PMOS管的栅极，源极接电源VCC，漏极接所述第三NMOS管的漏极和所述第五PMOS管的栅极；
所述第四PMOS管的栅极接输入信号，源极接所述第二PMOS管的漏极和所述第五PMOS管的源极，漏极接所述第一NMOS管、第二NMOS管的栅极和所述第一NMOS管漏极；
所述第五PMOS管的栅极接所述第三PMOS管的漏极和所述第三NMOS管的漏极，源极接所述第二PMOS管的漏极和所述第四PMOS管的源极，漏极接所述第二NMOS管的漏极和所述第三NMOS管的栅极；
所述第一NMOS管的栅极和漏极接所述第四PMOS管的漏极和所述第二NMOS管的栅极，源极接地；
所述第二NMOS管的栅极接第一NMOS管的栅极和漏极和第四PMOS管的漏极，漏极接所述第五PMOS管的漏极和所述第三NMOS管的栅极，源极接地；
所述第三NMOS管的栅极接所述第五PMOS管的漏极和所述第二NMOS管的漏极，漏极接所述第五PMOS管的栅极和所述第三PMOS管的漏极，源极接地。
3.如权利要求1所述快速峰值采样保持装置，其特征在于所述峰值采样电路包括第一反 相器、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电容：
所述第一反相器的输入端接所述第三PMOS管的漏极和所述第三NMOS管的漏极以及所述第五PMOS管的栅极，输出端接所述第七PMOS管的栅极；
所述第六PMOS管的栅极接所述第一PMOS管的栅极和漏极和所述第一偏置电流的一端和所述第二PMOS管、第三PMOS管的栅极，源极接电源VCC，漏极接所述第四NMOS管、第五NMOS管的栅极和所述第四NMOS管的漏极；
所述第七PMOS管的栅极接所述第一反相器的输出端，源极接电源VCC，漏极接所述第五NMOS管的漏极和所述第八PMOS管、第九PMOS管的栅极和所述第八PMOS管的漏极；
所述第八PMOS管的栅极和漏极接所述第七PMOS管的漏极和所述第五NMOS管的漏极，源极接电源VCC；
所述第九PMOS管的栅极接所述第八PMOS管的栅极和漏极和所述第七PMOS管的漏极和所述第五NMOS管的漏极，漏极接所述第一电容和所述第五PMOS管的栅极和所述第三NMOS管的漏极，源极接电源VCC；
所述第四NMOS管的栅极和漏极接所述第六PMOS管的漏极和所述第五NMOS管的栅极，源极接地；
所述第五NMOS管的栅极接所述第四NMOS管的栅极和漏极和第六PMOS管的漏极，漏极接所述第七PMOS管的漏极和所述第八PMOS管的栅极和漏极和所述第九PMOS管的栅极，源极接地；
所述第六NMOS管的栅极接采样控制信号，漏极接所述第一电容和所述第五PMOS管的栅极和所述第三NMOS管的漏极，源极接地；
所述第一电容的一端接所述第六NMOS管的漏极和所述第九PMOS管的漏极和所述第五PMOS管的栅极和所述第三NMOS管的漏极，另一端接地；所述第一电容是峰值采样电容。
4.如权利要求1所述快速峰值采样保持装置，其特征在于所述电流补偿电路包括第一比较器、第十六PMOS管、第十七PMOS管、第十八PMOS管和第十一NMOS管：
所述第一比较器的负端接一基准电压，正端接输入信号；当输入信号电压大于基准电压时，第一比较器的输出电压为高电平，补偿电路开始对充电电流进行补偿；当输入信号电压小于基准电压时，第一比较器的输出电压为低电平，补偿电路不对充电电流补偿；
所述第十六PMOS管的栅极和漏极接所述第十七PMOS管的栅极和所述第十八PMOS管的漏极和所述第十一NMOS管的漏极，源极接电源VCC；
所述第十七PMOS管的栅极接所述第十六PMOS管的栅极和漏极和所述第十八PMOS管的漏极和所述第十一NMOS管的漏极，源极接电源VCC，漏极接所述第一电容；
所述第十八PMOS管的栅极接所述第一比较器的输出端，漏极接所述第十六PMOS管的栅极和漏极和所述第十七PMOS管的栅极，源极接电源VCC；
所述第十一NMOS管的栅极接所述第四NMOS管和所述第五NMOS的栅极，漏极接所述第十六PMOS管的栅极和漏极和所述第十七PMOS管的栅极，源极接地。
5.如权利要求1所述快速峰值采样保持装置，其特征在于所述峰值保持电路包括第三偏置电流、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第一电阻、第二电容、第三电容和第二反相器：
所述第三偏置电流提供给所述峰值保持电路的偏置电流，所述第三偏置电流的一端接所述第十PMOS管、第十一PMOS管、第十四PMOS管的栅极和所述第十PMOS管的漏极，另一端接地；
所述第十PMOS管的栅极和漏极接所述第三偏置电流的一端和所述第十一PMOS管、第十四PMOS管的栅极，源极接电源VCC；
所述第十一PMOS管的栅极接所述第十PMOS管的栅极和漏极以及第十四PMOS管的栅极，源极接电源VCC，漏极接所述第十二PMOS管和第十三PMOS管的源极；
所述第十四PMOS管的栅极接所述第十PMOS管的栅极和漏极以及第十一PMOS管的栅极，源极接电源VCC，漏极接所述第九NMOS管的漏极和所述第十三PMOS管的栅极；
所述第十二PMOS管的栅极接所述峰值采样电路的输出，源极接所述第十一PMOS管的漏极和所述第十三PMOS管的源极，漏极接所述第七NMOS管的漏极和所述第九NMOS管的栅极；
所述第十三PMOS管的栅极接所述第十四PMOS管的漏极和所述第九NMOS管的漏极，源极接所述第十一PMOS管的漏极和所述第十二PMOS管的源极，漏极接所述第八NMOS管、第七NMOS管的栅极和所述第八NMOS管的漏极；
所述第十五PMOS管的栅极所述第二反相器的输出端，源极接所述第十三PMOS管的栅极和所述第十四PMOS管的漏极和所述第九NMOS管的漏极和所述第二电容的一端，漏极接所述第三电容的一端和所述峰值输出缓冲电路的输入端；
所述第七NMOS管的栅极接所述第八NMOS管的栅极和漏极，漏极接所述第十二PMOS管的漏极和所述第九NMOS管的栅极，源极接地；
所述第八NMOS管的栅极和漏极接所述第七NMOS管的栅极和所述第十三PMOS管的漏极，源极接地；
所述第九NMOS管的栅极接所述第十二PMOS管的漏极和所述第七NMOS管的漏极和所述第一电阻的一端，漏极接所述第十四PMOS管的漏极和所述第十三PMOS管的栅极和所述第二电容的一端，源极接地；
所述第十NMOS管的栅极接峰值保持控制信号，源极接所述第十三PMOS管的栅极和所述第十四PMOS管的漏极和所述第九NMOS管的漏极和所述第二电容的一端，漏极接所述第三电容的一端和所述峰值输出缓冲电路的输入端；
所述第一电阻的一端接所述第九NMOS管的栅极和所述第十二PMOS管的漏极和所述第七NMOS管的漏极，另一端接所述第二电容的一端；
所述第二电容的一端接所述第一电阻的一端，另一端接所述第十三PMOS管的栅极和所述第十四PMOS管的漏极和所述第九NMOS管的漏极；
所述第三电容的一端接所述第十五PMOS管漏极和所述第十NMOS管的漏极和所述峰值输出缓冲电路的输入端，另一端接地；所述第三电容为峰值保持电容；
所述第二反相器的输入端接峰值保持控制信号，输出端接所述第十五PMOS管的栅极；
当峰值保持控制信号为有效控制电平时，所述第三电容即峰值保持电容进行充电，直到充电到所述峰值采样电路输出的峰值电压为止，从而使得所述峰值采样电路输出的峰值电压转移到所述峰值保持电路的输出电压；当峰值保持控制信号为无效控制电平，此时峰值保持电容维持原来的电压值。
6.如权利要求1所述快速峰值采样保持装置，其特征在于所述峰值输出缓冲电路由第一运算放大器构成的跟随器组成：所述第一运算放大器的正端接所述峰值保持电路的输出，负端接所述第一运算放大器的输出端，输出端为峰值采样保持电路的输出。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201220006897 CN202444472U (zh) | 2012-01-04 | 2012-01-04 | 快速峰值采样保持装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201220006897 CN202444472U (zh) | 2012-01-04 | 2012-01-04 | 快速峰值采样保持装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN202444472U true CN202444472U (zh) | 2012-09-19 |
Family
ID=46825902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201220006897 Expired - Fee Related CN202444472U (zh) | 2012-01-04 | 2012-01-04 | 快速峰值采样保持装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN202444472U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107942127A (zh) * | 2017-11-17 | 2018-04-20 | 亿嘉和科技股份有限公司 | 峰值检波电路 |
| CN108039889A (zh) * | 2017-11-15 | 2018-05-15 | 南京邮电大学 | 一种应用于超高速模数装换器的采样保持电路 |
-
2012
- 2012-01-04 CN CN 201220006897 patent/CN202444472U/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108039889A (zh) * | 2017-11-15 | 2018-05-15 | 南京邮电大学 | 一种应用于超高速模数装换器的采样保持电路 |
| CN107942127A (zh) * | 2017-11-17 | 2018-04-20 | 亿嘉和科技股份有限公司 | 峰值检波电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101557122B (zh) | 双电源选择电路 | |
| CN101615432B (zh) | 峰值采样保持电路，峰值采样保持方法及应用 | |
| CN101814756B (zh) | 一种恒流恒压控制电路、充电电路及充电器 | |
| CN102394630A (zh) | 一种用于开关电源的峰值采样保持电路及其方法 | |
| EP2066012A3 (en) | Self-supply circuit and method for a voltage converter | |
| CN105119604B (zh) | 一种适用于低电源电压模数转换器采样的自举开关电路 | |
| CN202340216U (zh) | 峰值采样保持电路及其开关电源 | |
| WO2010019865A3 (en) | Ac-to-dc voltage conversion and charging circuitry | |
| WO2011095608A3 (fr) | Systeme d'equilibrage de charge pour batteries | |
| CN204103532U (zh) | 一种双向充电器 | |
| CN102270981A (zh) | 采样开关电路 | |
| CN103780231B (zh) | 实现峰值采样保持的电路结构 | |
| CN104113211A (zh) | 一种应用于能量获取系统的低功耗迟滞电压检测电路 | |
| CN202444472U (zh) | 快速峰值采样保持装置 | |
| CN107104596A (zh) | 一种低电压应力的高增益准开关升压dc/dc变换器 | |
| CN105897264B (zh) | 快速切断/接通的源极跟随器 | |
| CN104333352A (zh) | 斜坡信号发生电路和图像传感器 | |
| CN201804798U (zh) | 一种继电器 | |
| CN204156831U (zh) | 斜坡信号发生电路和图像传感器 | |
| CN104795859A (zh) | 一种超级电容恒功率充电管理电路 | |
| TW200733527A (en) | Method for converting voltage and converter for performing the same | |
| CN103346758B (zh) | 前端读出电路中的自触发峰值保持电路 | |
| CN202940760U (zh) | 电机控制装置 | |
| CN201766394U (zh) | 具平衡电路的充电装置 | |
| CN1897394A (zh) | 交替回路式充电装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120919 Termination date: 20130104 |