CN202421440U - 电路延时时间测量装置 - Google Patents
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Abstract
本实用新型涉及模拟与数字电路领域，尤其涉及一种电路延时时间测量装置，包括一信号发生器和一信号接收器；所述信号发生器包括第一输出端和第二输出端，所述信号接收器包括第一输入端和第二输入端以及一时序比较器；所述信号发生器的第一输出端采用第一导线连接待测电路的输入端，待测电路的输出端采用第二导线连接至信号接收器的第一输入端，所述信号发生器的第二输出端采用第三导线直接电学连接至信号接收器的第二输入端；所述时序比较器的两输入端分别电学连接至信号接收器的第一输入端和第二输入端，对两输入信号的时序进行比较后输出一比较结果。
Description
技术领域
本实用新型涉及模拟与数字电路领域，尤其涉及一种电路延时时间测量装置。
背景技术
延迟时间是电子器件本身或布线的物理特性。信号通过任意一个电路、电子器件或布线等时，都会产生延迟时间。例如在一逻辑电路中，当输入端在零秒时开始产生一高电平，而输出端可能是过了200毫秒才有对应的高电平或者低电平发生。在此情况下，认为该逻辑电路的延迟时间是200毫秒。
上述的延迟时间在实际应用中是不能够被忽视的，一个信号在经过多个电路处理后，延迟时间会被代数叠加，最终可能会产生数秒的延迟时间，这会导致整个系统的信号时序严重不同步。因此在集成电路设计中，必须要准确测量得出各电子器件、电路或布线等的延迟时间，为系统的设计者提供精确的参考。
现有技术中测量延迟时间装置的缺点在于结构复杂、准确度比较低，且电路面积较大。
实用新型内容
本实用新型所要解决的技术问题是，提供一种简单准确且面积较小的电路延时时间测量装置。
为了解决上述问题，本实用新型提供了一种电路延时时间测量装置，包括一信号发生器和一信号接收器；所述信号发生器包括第一输出端和第二输出端，所述信号接收器包括第一输入端和第二输入端以及一时序比较器；所述信号发生器的第一输出端采用第一导线连接待测电路的输入端，待测电路的输出端采用第二导线连接至信号接收器的第一输入端，所述信号发生器的第二输出端采用第三导线直接电学连接至信号接收器的第二输入端；所述时序比较器的两输入端分别电学连接至信号接收器的第一输入端和第二输入端，对两输入信号的时序进行比较后输出一比较结果。
可选的，所述第一、第二和第三导线由相同的材料构成并具有相同的横截面积，且所述第一导线和第二导线的长度之和等于第三导线的长度。
可选的，所述信号发生器包括一上升沿触发的D触发器，所述信号发生器的第一输出端和第二输出端共同电学连接至D触发器的输出端。
可选的，所述信号接收器的时序比较器进一步是一异或运算器，所述异或运算器的两输入端分别电学连接至信号接收器的第一输入端和第二输入端。
本实用新型的优点在于简单准确，所用电子元件比较少，且占用集成电路的面积比较小。
附图说明
附图1是本实用新型具体实施方式的装置结构示意图。
附图2是附图1所示装置的一种电路图。
附图3是附图2所示电路的时序图。
具体实施方式
下面结合附图对本实用新型提供的电路延时时间测量装置的具体实施方式做详细说明。
附图1是本具体实施方式的装置结构示意图，包括信号发生器10和信号接收器20。所述信号发生器10包括第一输出端11和第二输出端12，所述信号接收器20包括第一输入端21和第二输入端22以及一时序比较器23。
所述信号发生器10的第一输出端11采用第一导线41连接待测电路30的输入端，待测电路30的输出端采用第二导线42连接至信号接收器20的第一输入端21，所述信号发生器10的第二输出端12采用第三导线43直接电学连接至信号接收器20的第二输入端22。
所述时序比较器23的两输入端分别电学连接至信号接收器20的第一输入端21和第二输入端22，对两输入信号的时序进行比较后输出一比较结果。
采用上述装置进行测试的基本原理如下：信号发生器10的第一输出端11和第二输出端12同时发出一测试信号，例如是一低电平向高电平转化的上升沿信号，或者是高电平向低电平转化的的下降沿信号；从第一输出端11输出的该信号经过第一导线41、待测电路30和第二导线42进入第一输入端21；从第二输出端12输出的该信号直接通过第三导线43进入第二输入端22；时序比较器23计算第一输入端21和第二输入端22的信号时序差，该差值即为待测电路30的延时时间。
为了进一步保证测试精度，优选第一导线41、第二导线42和第三导线43由相同的材料构成并具有相同的横截面积，且所述第一导线41和第二导线42的长度之和等于第三导线43的长度，并且导线的长度越小越好。以上可以保证两路信号在传输路径上的寄生电阻和寄生电容是相等的，尤其对于待测电路30为高频电路等情况有明显的改善作用。
附图2是附图1所示装置的一种电路图。所述信号发生器10包括了上升沿触发的D触发器100，所述信号发生器10的第一输出端11和第二输出端12共同电学连接至D触发器100的输出端。所述信号接收器20的时序比较器23进一步是异或运算器200，所述异或运算器200的两输入端分别电学连接至信号接收器20的第一输入端21和第二输入端22。
附图3是附图2所示电路的时序图。
参考附图2和附图3，在测试时需要提供输入信号和脉冲时钟信号给上升沿触发的D触发器100。上升沿触发的D触发器100的逻辑是只有在输入信号为高电平，且脉冲时钟信号为上升沿的时刻，输出信号从低电平跳变为高电平。如果输入信号为低电平，则无论脉冲时钟信号为何，输出信号始终为低电平。故输入信号可以看作是整个测量装置的开启信号，而脉冲时钟信号可以看作是一个测试源信号。
D触发器100的输出信号经过待测电路30之后，就会产生延迟时间，延迟后的信号被称之为延迟信号，输出信号和延迟信号之间两个上升沿的时间差Δt就是待测电路的延迟时间。
输出信号通过第二输入端22，延迟信号通过第一输入端21被输入异或运算器200，且输入信号先于延迟信号到达异或运算器200。异或运算器200的逻辑是当两个输入端之一是高电平的情况下，才输出高电平，而对于两输入端均为高电平或低电平情况，异或运算器200均输出低电平。故当输出信号的上升沿到达异或运算器200之前，异或运算器200输出低电平；当输出信号上升沿先行到达异或运算器200而延迟信号上升沿尚未到达时，异或运算器200转而输出高电平；当延迟信号上升沿到达异或运算器200之后，异或运算器200又输出低电平。故异或运算器200输出的方波脉冲的宽度，即为待测电路的延迟时间Δt。
以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (4)
1.一种电路延时时间测量装置，其特征在于，包括一信号发生器和一信号接收器；所述信号发生器包括第一输出端和第二输出端，所述信号接收器包括第一输入端和第二输入端以及一时序比较器；所述信号发生器的第一输出端采用第一导线连接待测电路的输入端，待测电路的输出端采用第二导线连接至信号接收器的第一输入端，所述信号发生器的第二输出端采用第三导线直接电学连接至信号接收器的第二输入端；所述时序比较器的两输入端分别电学连接至信号接收器的第一输入端和第二输入端，对两输入信号的时序进行比较后输出一比较结果。
2.根据权利要求1所述的电路延时时间测量装置，其特征在于，所述第一、第二和第三导线由相同的材料构成并具有相同的横截面积，且所述第一导线和第二导线的长度之和等于第三导线的长度。
3.根据权利要求1所述的电路延时时间测量装置，其特征在于，所述信号发生器包括一上升沿触发的D触发器，所述信号发生器的第一输出端和第二输出端共同电学连接至D触发器的输出端。
4.根据权利要求1所述的电路延时时间测量装置，其特征在于，所述信号接收器的时序比较器进一步是一异或运算器，所述异或运算器的两输入端分别电学连接至信号接收器的第一输入端和第二输入端。
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