CN202111899U - Led装饰管及其包括24v数控过压保护电路的集成驱动电路 - Google Patents

Abstract

本实用新型属于电子显示领域，提供了LED装饰管及其包括24V数控过压保护电路的集成驱动电路。在本实用新型中，通过在电源电路与驱动控制芯片之间设置分流电阻R4，并将24V数控过压保护电路、时序生成电路、驱动信号生成与输出控制电路、5V稳压电路以及时钟电路集成于驱动控制芯片中，由24V数控过压保护电路对电源电路的24V电压输出实现单端电压检测、稳压控制以及过压散热处理，优化了整个LED装饰管驱动电路的结构，从而解决了现有LED装饰管集成驱动电路成本高，加工复杂且在实际应用中出现的因输入电压和LED显示驱动电流变化导致的元器件损坏的问题。

Description

LED装饰管及其包括24V数控过压保护电路的集成驱动电路

技术领域

本实用新型属于电子显示领域，尤其涉及LED装饰管及其包括24V数控过压保护电路的集成驱动电路。

背景技术

目前，LED装饰管作为一种电子显示装饰品，被广泛应用于各种建筑的外围，起到装饰、广告以及标识的作用。

LED装饰管的发光显示依靠其大规模元器件组合驱动电路的亮化驱动实现，而现有的LED装饰管集成驱动电路普遍采用单片机与16位恒流控制IC及电源部分的组合来实现对LED发光二极管阵列的驱动控制。

上述LED发光二极管阵列均是采用模组方式加工制造，其工作电压为24V，而驱动电路中的单片机和16位恒流控制IC的工作电压为5V，且16位恒流控制IC的端口耐压值通常为18V以下。因此，在实际应用中，LED装饰管显示图样的变化会使24V电源的输出电流剧烈波动，从而出现电压过冲并导致元器件的损坏，其中，当LED装饰管显示图形所需要的电流变小时，来自24V电源的大部分电流需要通过稳压管进行分流，会使稳压管严重发热而损坏。同时，由于整个LED装饰管驱动电路采用大规模元器件组合，所以其还存在成本高，加工复杂的问题。

发明内容

本实用新型的目的在于提供一种LED装饰管集成驱动电路，旨在解决现有LED装饰管集成驱动电路成本高，加工复杂且在实际应用中出现的因电流变化导致的元器件损坏的问题。

本实用新型是这样实现的，一种LED装饰管集成驱动电路，与LED装饰管负载电路连接，所述LED装饰管集成驱动电路包括：

24V电压输出端与所述LED装饰管负载电路的24V电压输入端连接，并为所述LED装饰管集成驱动电路提供工作电压的电源电路；

第一端与所述电源电路的24V电压输出端连接，当所述电源电路的24V电压输出端过压时起到稳压和散热的作用的分流电阻；以及

24V电压输入端与所述分流电阻的第二端连接，5V电压输入端与所述电源电路的5V电压输出端连接，16位驱动信号并行输出口与所述LED装饰管负载电路的16位驱动信号并行输入口连接，通过与所述分流电阻组合，起到稳定所述电源电路的24V输出电压的作用，且同时控制LED装饰管的图样显示的驱动控制芯片，所述驱动控制芯片包括：

检测所述电源电路的24V电压输出端是否过压，并根据检测结果与所述分流电阻相配合，对所述电源电路的24V电压输出端实现稳压保护的24V数控过压保护电路；

为所述驱动信号生成与输出控制电路提供驱动时序信号的时序生成电路；

产生LED装饰管16位驱动信号的驱动信号生成与输出控制电路；

所述驱动控制芯片还包括：5V稳压电路及时钟电路；

所述5V稳压电路的输入端为所述驱动控制芯片的5V电压输入端，所述5V稳压电路的输出端同时与所述24V数控过压保护电路的电平输入端、所述时序生成电路的电平输入端、所述驱动信号生成与输出控制电路的电平输入端及所述时钟电路的输入端连接，所述24V数控过压保护电路的检测电压端为所述驱动控制芯片的24V电压输入端，所述驱动信号生成与输出控制电路的16位并行输出口为所述驱动控制芯片的16位驱动信号并行输出口，所述驱动信号生成与输出控制电路的时序信号输入端接所述时序生成电路的输出端，所述时钟电路的输出端同时与所述24V数控过压保护电路的时钟输入端、所述驱动信号生成与输出控制电路的时钟输入端以及所述时序生成电路的时钟输入端连接。

本实用新型的另一目的在于提供一种所述LED装饰管集成驱动电路中的24V数控过压保护电路，所述24V数控过压保护电路外接与24V直流电源连接的分流电阻、时钟电路及5V稳压电路，所述24V数控过压保护电路包括：

时钟信号输入端接所述时钟电路的输出端，复位电平端接所述5V稳压电路，用于产生分时控制信号的分时控制信号生成电路；

输入端接所述分流电阻的第二端，用于检测所述24V直流电源输出电压的过压检测电路；

分时控制信号输入端接所述分时控制信号生成电路的输出端，过压电平输入端接所述过压检测电路的输出端，复位电平端接所述分时控制信号生成电路的复位电平端，输出端与所述过压检测电路的输入端连接，根据来自所述分时控制信号生成电路的分时控制信号以及来自所述过压检测电路的过压电平，与所述分流电阻相配合实现过压分流保护和散热的过压保护执行电路。

本实用新型的另一目的在于提供一种包括所述LED装饰管集成驱动电路的LED装饰管。

在本实用新型中，通过在所述电源电路与所述驱动控制芯片之间设置所述分流电阻，并将所述24V数控过压保护电路、所述时序生成电路、所述驱动信号生成与输出控制电路、所述5V稳压电路以及所述时钟电路集成于所述驱动控制芯片中，由所述24V数控过压保护电路对所述电源电路的24V电压输出实现单端电压检测、稳压控制以及过压散热处理，优化了整个LED装饰管驱动电路的结构，从而解决了现有LED装饰管集成驱动电路成本高，加工复杂且在实际应用中出现的因输入电压和LED显示驱动电流变化导致的元器件损坏的问题。

附图说明

图1是本实用新型实施例提供的LED装饰管集成驱动电路的模块图；

图2是本实用新型实施例提供的LED装饰管集成驱动电路中的电源电路的示例电路图；

图3是本实用新型实施例提供的LED装饰管集成驱动电路中驱动控制芯片内部的24V数控过压保护电路的示例电路图；

图4是本实用新型实施例提供的LED装饰管集成驱动电路中驱动控制芯片内部的时序生成电路的示例电路图；

图5是本实用新型实施例提供的LED装饰管集成驱动电路中驱动控制芯片内部的驱动信号生成与输出控制电路的示例电路图；

图6是本实用新型实施例提供的24V数控过压保护电路的模块图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1示出了本发明实施例提供的LED装饰管集成驱动电路的模块结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。

LED装饰管集成驱动电路包括：

24V电压输出端24Vp与LED装饰管负载电路300的24V电压输入端24Vin连接，并为LED装饰管集成驱动电路200提供工作电压的电源电路100；

第一端与电源电路100的24V电压输出端24Vp连接，当电源电路100的24V电压输出端24Vp过压时起稳压和散热作用的分流电阻R4；以及

驱动控制芯片200，其24V电压输入端与分流电阻R4的第二端连接，5V电压输入端与电源电路100的5V电压输出端5Vp连接，16位驱动信号并行输出口与LED装饰管负载电路300的16位驱动信号并行输入口连接，通过与分压电阻R3组合，起到稳定电源电路100的24V输出电压的作用，且同时用于控制LED装饰管的图样显示，驱动控制芯片200包括：

检测电源电路100的24V电压输出端24Vp是否过压，并根据检测结果与分流电阻R4相配合对电源电路100的24V电压输出端24Vp实现稳压保护的24V数控过压保护电路201；

为驱动信号生成与输出控制电路201提供工作时钟信号的时序生成电路202；

产生LED装饰管16位驱动信号的驱动信号生成与输出控制电路203；

作为本实用新型一实施例，驱动控制芯片200还包括：5V稳压电路204及时钟电路205；

5V稳压电路204的输入端为驱动控制芯片200的5V电压输入端，5V稳压电路的输出端同时与24V数控过压保护电路201的电平输入端、时序生成电路202的电平输入端、驱动信号生成与输出控制电路203的电平输入端及时钟电路205的输入端连接，24V数控过压保护电路201的电压检测端为驱动控制芯片的24V电压输入端，驱动信号生成与输出控制电路203的16位并行输出口为驱动控制芯片200的16位驱动信号并行输出口，驱动信号生成与输出控制电路203的时序信号输入端接时序生成电路202的驱动时序信号并行输出端，时钟电路205的输出端同时与24V数控过压保护电路201的时钟输入端、时序生成电路202的时钟输入端以及驱动信号生成与输出控制电路203的时钟输入端连接。

图2示出了本发明实施例提供的LED装饰管集成驱动电路中电源电路的示例电路结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。

作为本实用新型一实施例，电源电路100包括：

阻容滤波电路101、整流桥电路102、电阻R2、滤波电路103以及分压电路104；

阻容滤波电路101包括电阻R1和电容C1，电阻R1与电容C1组成一并联电路，并联电路的一端接220V交流电的负半周电信号，并联电路的另一端接整流桥电路102的交流电压负输入端。

整流桥电路102包括二极管D1、二极管D2、二极管D3及二极管D4，二极管D1的阳极为整流桥电路102的交流电压正输入端+，二极管D1的阴极为整流桥电路102的直流电输出端，二极管D3的阳极为整流桥电路102的交流电压负输入端-，二极管D3的阴极接二极管D1的阴极，二极管D2的阳极接地，二极管D2的阴极接二极管D3的阳极，二极管D4的阳极与二极管D2的阳极连接，二极管D4的阴极接二极管D1的阳极。

电阻R2的第一端接整流桥电路102的直流电输出端，电阻R2的第二端接分压电路104的直流电输入端。

滤波电路103包括电解电容C2和电容C3，电解电容C2的正极同时与电阻R2的第二端和电容C3的第一端连接，电容C3的第一端为电源电路100的24V电压输出端，电解电容C2的负极和所述电容C3的第二端均接地。

分压电路104包括电阻R3和电容C4，电阻R3的第一端接电容C3的第一端，电阻R3的第二端为电源电路100的5V电压输出端，电容C4的第一端连接于电阻R3的第二端与地端之间。

图3示出了本实用新型实施例提供的LED装饰管集成驱动电路中驱动控制芯片内部的24V数控过压保护电路的示例电路结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。

作为本实用新型一实施例，24V数控过压保护电路201包括：

分时控制信号生成电路2011、过压检测电路2012及过压保护执行电路2013；

分时控制信号生成电路2011包括反相器INV1、反相器INV2、差分触发器DFF1、差分触发器DFF2及或非门NOR1；

过压检测电路2012包括电阻R5、电阻R6、比较器COMP及反相器INV3；

过压保护执行电路2013包括反相器INV4、与门AND1、与门AND2、或非门NOR2、反相器INV5、反相器INV6、差分触发器DFF3、或非门NOR3及N型MOS管M1；

反相器INV1的输入端为24V数控过压保护电路201的时钟输入端，反相器INV1输出端同时与反相器INV2的输入端和差分触发器DFF1的反相时钟信号端CKB连接，反相器INV2的输出端接差分触发器DFF1的时钟信号端CK，差分触发器DFF1的数据信号端D同时与其反相输出端QB及差分触发器DFF2的反相时钟信号端CKB连接，差分触发器DFF1的同相输出端Q同时与差分触发器DFF2的时钟信号端CK及或非门NOR1的第一输入端A，差分触发器DFF1的反相复位端RN为24V数控过压保护电路201的电平输入端，差分触发器DFF2的数据信号端D与其反相输出端QB连接，差分触发器DFF2的同相输出端Q与或非门NOR1的第二输入端B连接，差分触发器DFF2的反相复位端RN接差分触发器DFF1的反相复位端RN，或非门NOR1的输出端接反相器INV4的输入端，电阻R5的第一端为24V数控过压保护电路201的电压检测端，电阻R5第二端同时与电阻R6的第一端及比较器COMP的同相输入端IP连接，比较器COMP的反相输入端IN外接25V基准电压，比较器COMP的输出端接反相器INV3的输入端，反相器INV3的输出端接与门AND2的第二输入端B2，反相器INV4的输出端接与门AND1的第二输入端A2，与门AND2的第一输入端B1接反相器INV4的输入端，或非门NOR2的第一输入端A接与门AND1的输出端，或非门NOR2的第二输入端B接与门AND2的输出端，反相器INV5的输入端接反相器INV1的输入端，反相器INV5的输出端同时与反相器INV6的输入端及差分触发器DFF3的时钟信号端CK连接，反相器INV6的输出端接差分触发器DFF3的反相时钟信号端CKB，差分触发器DFF3的数据信号端D接或非门NOR2的输出端，差分触发器DFF3的同相输出端Q空接，差分触发器DFF3的反相输出端QB同时与与门AND1的第一输入端A1及或非门NOR3的第一输入端A连接，差分触发器DFF3的反相复位端RN接差分触发器DFF1的反相复位端RN，或非门NOR3的第二输入端B接反相器INV4的输入端，N型MOS管M1的栅极接或非门NOR3的输出端，N型MOS管M1的漏极接电阻R5的第一端，N型MOS管M1的源极接地。

图4示出了本实用新型实施例提供的LED装饰管集成驱动电路中驱动控制芯片内部的时序生成电路的示例电路结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。

作为本实用新型一实施例，时序生成电路202包括：

延时器DEL、反相器INV7、差分触发器DFF4、反相器INV8、差分触发器DFF5、反相器INV9、差分触发器DFF6、反相器INV10、差分触发器DFF7、反相器INV11、差分触发器DFF8、反相器INV12、差分触发器DFF9、反相器INV13、差分触发器DFF10、差分触发器DFF11、差分触发器DFF12、差分触发器DFF13、差分触发器DFF14、差分触发器DFF15、差分触发器DFF16、反相器INV14、差分触发器DFF17、反相器INV15、差分触发器DFF18、反相器INV16、差分触发器DFF19、反相器INV17、差分触发器DFF20、反相器INV18、差分触发器DFF21及反相器INV19；

延时器DEL的输入端为时序生成电路202的时钟输入端，延时器DEL的输出端同时与反相器INV7的输入端及差分触发器DFF4的时钟信号端CK连接，反相器的输出端接差分触发器DFF4的反相时钟信号端CKB，差分触发器DFF4的反相复位端RN为时序生成电路202的电平输入端，差分触发器DFF4的数据信号端D同时与其反相输出端QB、反相器INV8的输入端及差分触发器DFF5的反相时钟信号端CKB连接，差分触发器DFF5的反相复位端RN接差分触发器DFF4的反相复位端RN，差分触发器DFF5的时钟信号端CK接差分触发器DFF4的同相输出端Q，差分触发器DFF5的数据信号端D同时与其反相输出端QB、反相器INV9的输入端及差分触发器DFF6的反相时钟信号端CKB连接，差分触发器DFF6的反相复位端RN接差分触发器DFF5的反相复位端RN，差分触发器DFF6的时钟信号端CK接差分触发器DFF5的同相输出端Q，差分触发器DFF6的的数据信号端D同时与其反相输出端QB、反相器INV10的输入端及差分触发器DFF7的反相时钟信号端CKB连接，差分触发器DFF7的时钟信号端CK接差分触发器DFF6的同相输出端Q，差分触发器DFF7的数据信号端D同时与其反相输出端QB、反相器INV11的输入端及差分触发器DFF8的反相时钟信号端CKB连接，差分触发器DFF7的反相复位端RN接差分触发器DFF6的反相复位端RN，差分触发器DFF8的时钟信号端CK接差分触发器DFF7的同相输出端Q，差分触发器DFF8的的数据信号端D同时与其反相输出端QB、反相器INV12的输入端及差分触发器DFF8的反相时钟信号端CKB连接，差分触发器DFF8的反相复位端RN接差分触发器DFF7的反相复位端RN，差分触发器DFF9的时钟信号端CK接差分触发器DFF8的同相输出端Q，差分触发器DFF9的数据信号端D同时与其反相输出端QB、反相器INV13的输入端及差分触发器DFF10的反相时钟信号端CKB连接，差分触发器DFF10的反相复位端RN接差分触发器DFF9的反相复位端RN，差分触发器DFF10的时钟信号端CK接差分触发器DFF9的同相输出端Q，差分触发器DFF10的数据信号端同时与其反相输出端QB及差分触发器DFF11的反相时钟信号端CKB连接，差分触发器DFF11的反相复位端RN接差分触发器DFF10的反相复位端RN，差分触发器DFF11的时钟信号端CK接差分触发器DFF10的同相输出端Q，差分触发器DFF11的数据信号端D同时与其反相输出端QB及差分触发器DFF12的反相时钟信号端CKB连接，差分触发器DFF12的时钟信号端CK接差分触发器DFF11的同相输出端Q，差分触发器DFF12的反相复位端RN接差分触发器DFF11的反相复位端RN，差分触发器DFF12的数据信号端D同时与其反相输出端QB及差分触发器DFF13的反相时钟信号端CKB连接，差分触发器DFF13的时钟信号端CK接差分触发器DFF12的同相输出端Q，差分触发器DFF13的反相复位端RN接差分触发器DFF12的反相复位端RN，差分触发器DFF13的数据信号端D同时与其反相输出端QB及差分触发器DFF14的反相时钟信号端CKB连接，差分触发器DFF14的时钟信号端CK接差分触发器DFF13的同相输出端Q，差分触发器DFF14的反相复位端RN接差分触发器DFF13的反相复位端RN，差分触发器DFF14的数据信号端D同时与其反相输出端QB及差分触发器DFF15的反相时钟信号端CKB连接，差分触发器DFF15的时钟信号端CK接差分触发器DFF14的同相输出端Q，差分触发器DFF15的反相复位端RN接差分触发器DFF14的反相复位端RN，差分触发器DFF15的数据信号端D同时与其反相输出端QB及差分触发器DFF16的反相时钟信号端CKB连接，差分触发器DFF16的时钟信号端CK接差分触发器DFF15的同相输出端Q，差分触发器DFF16的反相复位端RN接差分触发器DFF15的反相复位端RN，差分触发器DFF16的数据信号端同时与其反相输出端QB、反相器INV14的输入端及差分触发器DFF17的反相时钟信号端CKB连接，差分触发器DFF17的时钟信号端CK接差分触发器DFF16的同相输出端Q，差分触发器DFF17的反相复位端RN接差分触发器DFF16的反相复位端RN，差分触发器DFF17的数据信号端D同时与其反相输出端QB、反相器INV15的输入端及差分触发器DFF18的反相时钟信号端CKB连接，差分触发器DFF18的时钟信号端CK接差分触发器DFF17的同相输出端Q，差分触发器DFF18的反相复位端RN接差分触发器DFF17的反相复位端RN，差分触发器DFF18的数据信号端D同时与其反相输出端QB、反相器INV16的输入端及差分触发器DFF19的反相时钟信号端CKB连接，差分触发器DFF19的时钟信号端CK接差分触发器DFF18的同相输出端Q，差分触发器DFF19的反相复位端RN接差分触发器DFF18的反相复位端RN，差分触发器DFF19的数据信号端D同时与其反相输出端QB、反相器INV17的输入端及差分触发器DFF20的反相时钟信号端CKB连接，差分触发器DFF20的时钟信号端CK接差分触发器DFF19的同相输出端Q，差分触发器DFF20的反相复位端RN接差分触发器DFF19的反相复位端RN，差分触发器DFF20的数据信号端D同时与其反相输出端QB、反相器INV18的输入端及差分触发器DFF21的反相时钟信号端CKB，差分触发器DFF21的时钟信号端CK接差分触发器DFF20的同相输出端Q，差分触发器DFF21的反相复位端RN接差分触发器DFF20的反相复位端RN，差分触发器DFF21的数据信号端D同时与其反相输出端QB及反相器INV19的输入端连接，差分触发器DFF21的同相输出端Q空接，反相器INV8-INV19的输出端组成时序生成电路202的驱动时序信号并行输出端。

图6示出了本实用新型实施例提供的LED装饰管集成驱动电路中驱动控制芯片内部的驱动信号生成与输出控制电路的示例电路结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。

作为本实用新型一实施例，驱动信号生成与输出控制电路203包括：

地址平移电路2031、波表ROM电路2032及驱动信号输出控制电路2033；

地址平移电路2031包括或非门NOR4、反相器INV20、全加器FA1、全加器FA2、异或门XOR、反相器INV21、全加器FA3及全加器FA4；

波表ROM电路2032包括一驱动波形存储器ROM1；

驱动信号输出控制电路2033包括反相器INV22、反相器INV23、与非门NA1、反相器INV24、与非门NA2、反相器INV25、与非门NA3、与非门NA4、反相器INV26、锁存器LK1、锁存器LK2、锁存器LK3、锁存器LK4、反相器INV27、锁存器LK5、锁存器LK6、锁存器LK7、锁存器LK8、反相器INV28、锁存器LK9、锁存器LK10、锁存器LK11、锁存器LK12、反相器INV29、锁存器LK13、锁存器LK14、锁存器LK15、锁存器LK16；

或非门NOR4的第一输入端A、或非门NOR4的第二输入端B、驱动波形存储器ROM1的第一驱动时序信号输入端DCP1、驱动波形存储器ROM1的第二驱动时序信号输入端DCP2、驱动波形存储器ROM1的第三驱动时序信号输入端DCP3、驱动波形存储器ROM1的第四驱动时序信号输入端DCP4、驱动波形存储器ROM1的第五驱动时序信号输入端DCP5、驱动波形存储器ROM1的第六驱动时序信号输入端DCP6、全加器FA1的第二输入端B、全加器FA2的第二输入端B、全加器FA3的第二输入端B及全加器FA4的第二输入端B组成驱动信号生成与输出控制电路203的时序信号并行输入端，依次与反相器INV8-INV19的输出端一一对应连接，或非门NOR4的输出端接反相器INV20的输入端，反相器INV20的输出端同时与全加器FA1的第一输入端A及全加器FA2的第一输入端A连接，全加器FA1的进位输入端Ci接全加器FA2的进位输出端Co，全加器FA1的进位输出端Co空接，全加器FA1的输出端接驱动波形存储器ROM1的第一驱动数据输入端DDi1，全加器FA2的进位输入端Ci接全加器FA3的进位输出端Co，全加器FA2的输出端接驱动波形存储器ROM1的第二驱动数据输入端DDi2，异或门XOR的输出端接反相器INV21的输入端，反相器INV21的输出端接全加器FA3的第一输入端A，全加器FA3的进位输入端Ci接全加器FA4的进位输出端Co，全加器FA3的输出端接驱动波形存储器ROM1的第三驱动数据输入端DDi3，全加器FA4的第一输入端A接异或门XOR的第一输入端A，全加器FA4的进位输入端Ci接地，全加器FA4的输出端接驱动波形存储器ROM1的第四驱动数据输入端DDi4，驱动波形存储器ROM1的第一驱动数据输出端DDo1、第二驱动数据输出端DDo2、第三驱动数据输出端DDo3、第四驱动数据输出端DDo4分别与锁存器LK4的数据信号端D、锁存器LK3的数据信号端D、锁存器LK2的数据信号端D、锁存器LK1的数据信号端D一一对应连接，反相器INV22的输入端接异或门XOR的第一输入端A，反相器INV22的输出端接与非门NA1的第一输入端，反相器INV23的输入端接异或门XOR的第二输入端，反相器INV23输出端接与非门NA1的第二输入端，与非门NA1的第三输入端为驱动信号生成与输出控制电路203的时钟输入端，与非门NA1的输出端同时与反相器INV26的输入端、锁存器LK1的反相时钟信号端CKB、锁存器LK2的反相时钟信号端CKB、锁存器LK3的反相时钟信号端CKB及锁存器LK4的反相时钟信号端CKB连接，反相器INV26的输出端同时与锁存器LK1的时钟信号端CK、锁存器LK2的时钟信号端CK、锁存器LK3的时钟信号端CK及锁存器LK4的时钟信号端CK连接，锁存器LK1的反相复位端RN为驱动信号生成与输出控制电路203的电平输入端PL，锁存器LK1的反相复位端RN同时与锁存器LK2的反相复位端RN、锁存器LK3的反相复位端RN、锁存器LK4的反相复位端RN、锁存器LK5的反相复位端RN、锁存器LK6的反相复位端RN、锁存器LK7的反相复位端RN、锁存器LK8的反相复位端RN、锁存器LK9的反相复位端RN、锁存器LK10的反相复位端RN、锁存器LK11的反相复位端RN、锁存器LK12的反相复位端RN、锁存器LK13的反相复位端RN、锁存器LK14的反相复位端RN、锁存器LK15的反相复位端RN及锁存器LK16的反相复位端RN连接，反相器INV24的输入端接反相器INV23的输入端，反相器INV24的输出端接与非门NA2的第二输入端，与非门NA2的第一输入端接反相器INV22的输入端，与非门NA2的第三输入端接与非门NA1的第三输入端，与非门NA2的输出端同时与反相器INV27的输入端、锁存器LK5的反相时钟信号端CKB、锁存器LK6的反相时钟信号端CKB、锁存器LK7的反相时钟信号端CKB及锁存器LK8的反相时钟信号端CKB连接，反相器INV27的输出端同时与锁存器LK5的时钟信号端CK、锁存器LK6的时钟信号端CK、锁存器LK7的时钟信号端CK及锁存器LK8的时钟信号端CK连接，锁存器LK8的数据信号端D、锁存器LK7的数据信号端D、锁存器LK6的数据信号端D及锁存器LK5的数据信号端D分别与锁存器LK4的数据信号端D、锁存器LK3的数据信号端D、锁存器LK2的数据信号端D及锁存器LK1的数据信号端D一一对应连接，反相器INV25的输入端接与非门NA2的第一输入端，反相器INV25输出端接与非门NA3的第一输入端，与非门NA3的第二输入端接反相器INV24的输入端，与非门NA3的第三输入端接与非门NA2的第三输入端，与非门NA3的输出端同时与反相器INV28的输入端、锁存器LK9的反相时钟信号端CKB、锁存器LK10的反相时钟信号端CKB、锁存器LK11的反相时钟信号端CKB及锁存器LK12的反相时钟信号端CKB连接，反相器INV28的输出端同时与锁存器LK9的时钟信号端CK、锁存器LK10的时钟信号端CK、锁存器LK11的时钟信号端CK及锁存器LK12的时钟信号端CK连接，锁存器LK12的数据信号端D、锁存器LK11的数据信号端D、锁存器LK10的数据信号端D及锁存器LK9的数据信号端D分别与锁存器LK8的数据信号端D、锁存器LK7的数据信号端D、锁存器LK6的数据信号端D及锁存器LK5的数据信号端D一一对应连接，与非门NA4的第一输入端接反相器INV25的输入端，与非门NA4的第二输出端接与非门NA3的第二输入端，与非门NA4的第三输入端接与非门NA3的第三输入端，与非门NA4的输出端同时与反相器INV29的输入端、锁存器LK13的反相时钟信号端CKB、锁存器LK14的反相时钟信号端CKB、锁存器LK15的反相时钟信号端CKB及锁存器LK16的反相时钟信号端CKB连接，反相器INV29的输出端同时与锁存器LK13的时钟信号端CK、锁存器LK14的时钟信号端CK、锁存器LK15的时钟信号端CK及锁存器LK16的时钟信号端CK连接，锁存器LK16的数据信号端D、锁存器LK15的数据信号端D、锁存器LK14的数据信号端D及锁存器LK13的数据信号端D分别与锁存器LK12的数据信号端D、锁存器LK11的数据信号端D、锁存器LK10的数据信号端D及锁存器LK9的数据信号端D一一对应连接，锁存器LK1-LK16的输出端组成驱动信号生成与输出控制电路203的16位并行输出口。

LED装饰管集成驱动电路的工作原理为：

在电源电路100中，阻容滤波电路101和整流桥电路102对220V交流电进行整流滤波并输出24V直流电信号，电阻R2起限流保护作用，随后24V直流电信号通过滤波电路103对残留的干扰信号进行滤除，最后由分压电路104中的电阻R3和电容C4分别对24V直流电信号进行分压和滤波，控制芯片200中的5V稳压电路204对从电阻R3的第二端获得直流电信号进行稳压处理后，将所获得的5V直流电信号作为驱动控制芯片200的工作电源，为驱动控制芯片200中的24V数控过压保护电路201、时序生成电路202、驱动信号生成与输出控制电路203及时钟电路205提供稳定可靠的工作电平；时钟电路205通过其内部振荡电路产生24V数控过压保护电路201、时序生成电路202及驱动信号生成与输出控制电路203所需要的时钟信号。

24V数控过压保护电路201中，分时控制信号生成电路2011通过反相器INV1、反相器INV2、差分触发器DFF1、差分触发器DFF2及或非门NOR1通过对来自时钟电路205的时钟信号CP进行译码为过压保护执行电路2013提供分时控制信号CP0，过压检测电路2012由分流电阻R4获取电源电路200的24V电压输出端24Vp的直流电信号电压，并通过电阻R5和R6对其进行分压，随后由比较器COMP将分压后的直流电信号与25V基准电压进行比较，判断所检测到的直流电信号的电压是否超过LED装饰管的工作电压范围，并由反相器INV3输出过压电平(Over Voltage Level，OVL)信号，如果该直流电信号电压小于24V，则OVL信号为低电平；如果该直流电信号电压大于24V，则OVL信号为高电平。过压检测电路2012通过接收到的分时控制信号CP0与OVL信号来控制N型MOS管的开关。当分时控制信号CP0为1时，差分触发器DFF3通过与门AND2和或非门NOR2采样OVL信号，并由或非门NOR3控制N型MOS管关闭；当分时控制信号CP0为0时，差分触发器DFF3根据分时控制信号CP0为1时所采样的OVL信号，通过或非门NOR3控制N型MOS管打开。于是，当电源电路200的24V电压输出端24Vp的直流电信号电压大于24V时，N型MOS管会被打开，然后通过外接的分流电阻R4进行分流和散热；当电源电路200的24V电压输出端24Vp的直流电信号电压小于24V时，N型MOS管会被关闭。通过分时控制信号CP0在1和0之间的交替变更控制N型MOS管的输出占空比，以及分流电阻R7的第二端同时与N型MOS管的源极和过压检测电路的输入端连接，实现了单端检测并控制24V直流电源输出电压，通过分流电阻R7消耗稳压过程中所产生的热量。

时序生成电路202通过12组差分触发器与反相器的组合对从时钟电路205输入的时钟信号CP进行分频，获得驱动信号生成与输出控制电路203内部的地址平移电路2031、波表ROM电路2032及驱动信号输出控制电路2033所需要的驱动时序信号。

驱动信号生成与输出控制电路203中，地址平移电路2031和波表ROM电路2032从时序生成电路202获取驱动时序信号后，地址平移电路2031通过其内部的或非门NOR4、反相器INV20、异或门XOR1和反相器INV21对来自时序生成电路202中反相器INV8和反相器INV9输出的驱动时序信号OSCCP0和OSCCP1进行译码后产生四相平移数据00H、3AH、38H和34H，然后由全加器FA1、全加器FA2、全加器FA3及全加器FA4对四相平移数据00H、3AH、38H和34H实现地址平移并连续输出16路驱动信号；波表ROM电路2032对从地址平移电路2031输入的16路驱动信号进行存储并通过其四个驱动数据输出端将连续输入的16路驱动信号以四个为一组的方式实现逐组并行输出；驱动信号输出控制电路2033通过反相器INV22、反相器INV23、与非门NA1及反相器INV26，反相器INV24、与非门NA2及反相器INV27，反相器INV25、与非门NA3及反相器INV28，与非门NA4及反相器INV29对驱动时序信号OSCCP0和OSCCP1进行译码产生四相锁存时钟信号控制锁存器LK1-LK16对波表ROM电路2032的四个驱动数据输出端OUT1、OUT2、OUT3和OUT4进行驱动信号读取，最后，锁存器LK1-LK16将读取到的16路驱动信号进行输出，进而驱动外部LED装饰管发光显示。

本实用新型一实施例还提供一种上述LED装饰管集成驱动电路中的24V数控过压保护电路。

图6示出了本实用新型实施例提供的24V数控过压保护电路的模块结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。

24V数控过压保护电路包括：

时钟信号输入端接时钟电路的输出端，复位电平端接5V稳压电路，用于产生分时控制信号的分时控制信号生成电路2011；

输入端接分流电阻R7的第二端，用于检测24V直流电源输出电压的过压检测电路2012；

分时控制信号输入端接分时控制信号生成电路2011的输出端，过压电平输入端接过压检测电路2012的输出端，复位电平端接分时控制信号生成电路的复位电平端，输出端与过压检测电路2012的输入端连接，根据来自分时控制信号生成电路2011的分时控制信号以及来自过压检测电路2012的过压电平，与分流电阻R7相配合实现过压分流保护和散热的过压保护执行电路2013。

图3示出了本实用新型实施例提供的24V数控过压保护电路的示例电路结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。

分时控制信号生成电路2011包括反相器INV1、反相器INV2、差分触发器DFF1、差分触发器DFF2及或非门NOR1，反相器INV1的输入端为分时控制信号生成电路2011的时钟信号输入端，反相器INV1输出端同时与反相器INV2的输入端和差分触发器DFF1的反相时钟信号端CKB连接，反相器INV2的输出端接差分触发器DFF1的时钟信号端CK，差分触发器DFF1的数据信号端D同时与其反相输出端QB及差分触发器DFF2的反相时钟信号端CKB连接，差分触发器DFF1的同相输出端Q同时与差分触发器DFF2的时钟信号端CK及或非门NOR1的第一输入端A，差分触发器DFF1的反相复位端RN为分时控制信号生成电路2011的复位电平端，差分触发器DFF2的数据信号端D与其反相输出端QB连接，差分触发器DFF2的同相输出端Q与或非门NOR1的第二输入端B连接，差分触发器DFF2的反相复位端RN接差分触发器DFF1的反相复位端RN，或非门NOR1的输出端为分时控制信号生成电路2011的输出端；

过压检测电路2012包括电阻R5、电阻R6、比较器COMP及反相器INV3，电阻R5的第一端为过压检测电路2012的输入端，电阻R5第二端同时与电阻R6的第一端及比较器COMP的同相输入端IP连接，比较器COMP的反相输入端IN外接25V基准电压，比较器COMP的输出端接反相器INV3的输入端，反相器INV3的输出端为过压检测电路2012的输出端；

过压保护执行电路2013包括反相器INV4、与门AND1、与门AND2、或非门NOR2、反相器INV5、反相器INV6、差分触发器DFF3、或非门NOR3及N型MOS管M1，反相器INV4为过压保护执行电路2013的分时控制信号输入端，反相器INV4的输出端接与门AND1的第二输入端A2，与门AND2的第一输入端B1接反相器INV4的输入端，或非门NOR2的第一输入端A接与门AND1的输出端，或非门NOR2的第二输入端B接与门AND2的输出端，反相器INV5的输入端为过压保护执行电路2013的过压电平输入端，反相器INV5的输出端同时与反相器INV6的输入端及差分触发器DFF3的时钟信号端CK连接，反相器INV6的输出端接差分触发器DFF3的反相时钟信号端CKB，差分触发器DFF3的数据信号端D接或非门NOR2的输出端，差分触发器DFF3的同相输出端Q空接，差分触发器DFF3的反相输出端QB同时与与门AND1的第一输入端A1及或非门NOR3的第一输入端A连接，差分触发器DFF3的反相复位端RN为过压保护执行电路2013的复位电平端，或非门NOR3的第二输入端B接反相器INV4的输入端，N型MOS管M1的栅极接或非门NOR3的输出端，所述N型MOS管M1的漏极为过压保护执行电路2013的输出端，N型MOS管M1的源极接地。

24V数控过压保护电路的工作原理为：

24V数控过压保护电路中，分时控制信号生成电路2011通过反相器INV1、反相器INV2、差分触发器DFF1、差分触发器DFF2及或非门NOR1对来自时钟电路的时钟信号CP进行译码为过压保护执行电路2013提供分时控制信号CP0，过压检测电路2012由分流电阻R7获取24V直流电源输出的直流电信号电压，并通过电阻R5和R6对其进行分压，随后由比较器COMP将分压后的直流电信号与25V基准电压进行比较，判断所检测到的直流电信号的电压是否超过负载的工作电压范围，并由反相器INV3输出过压电平(Over VoltageLevel，OVL)信号，如果该直流电信号电压小于24V，则OVL信号为低电平；如果该直流电信号电压大于24V，则OVL信号为高电平。过压检测电路2012通过接收到的分时控制信号CP0与OVL信号来控制N型MOS管的开关。当分时控制信号CP0为1时，差分触发器DFF3通过与门AND2和或非门NOR2采样OVL信号，并由或非门NOR3控制N型MOS管关闭；当分时控制信号CP0为0时，差分触发器DFF3根据分时控制信号CP0为1时所采样的OVL信号，通过或非门NOR3控制N型MOS管打开，此时。于是，当电源电路200的24V电压输出端24Vp的直流电信号电压大于24V时，由N型MOS管的栅极输入的来自或非门NOR3输出的控制电平会控制N型MOS管打开，此时N型MOS管然后通过外接的分流电阻R7进行分流和散热；当电源电路200的24V电压输出端24Vp的直流电信号电压小于24V时，N型MOS管会被关闭。通过分时控制信号CP0在1和0之间的交替变更控制N型MOS管的输出占空比，以及分流电阻R7的第二端同时与N型MOS管的源极和过压检测电路的输入端连接，实现了单端检测并控制24V直流电源输出电压，通过分流电阻R7消耗稳压过程中所产生的热量。

本实用新型一实施例还提供一种包括上述LED装饰管集成驱动电路的LED装饰管。

在本实用新型实施例中，通过在电源电路100与驱动控制芯片200之间设置分压电阻R3，并将24V数控过压保护电路201、时序生成电路202、驱动信号生成与输出控制电路203、5V稳压电路204以及时钟电路205集成于驱动控制芯片200中，由24V数控过压保护电路201对电源电路100的24V电压输出实现单端电压检测、稳压控制以及过压散热处理，优化了整个LED装饰管驱动电路的结构，从而解决了现有LED装饰管集成驱动电路成本高，加工复杂且在实际应用中出现的因输入电压和LED显示驱动电流变化导致的元器件损坏的问题。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (9)

1.一种LED装饰管集成驱动电路，与LED装饰管负载电路连接，其特征在于，所述LED装饰管集成驱动电路包括：

24V电压输出端与所述LED装饰管负载电路的24V电压输入端连接，并为所述LED装饰管集成驱动电路提供工作电压的电源电路；

第一端与所述电源电路的24V电压输出端连接，当所述电源电路的24V电压输出端过压时起到分流稳压和散热的作用的分流电阻；以及

24V电压输入端与所述分流电阻的第二端连接，5V电压输入端与所述电源电路的5V电压输出端连接，16位驱动信号并行输出口与所述LED装饰管负载电路的16位驱动信号并行输入口连接，通过与所述分流电阻组合，起到稳定所述电源电路的24V输出电压的作用，且同时控制LED装饰管的图样显示的驱动控制芯片，所述驱动控制芯片包括：

检测所述电源电路的24V电压输出端是否过压，并根据检测结果与所述分流电阻相配合，对所述电源电路的24V电压输出端实现稳压保护的24V数控过压保护电路；

为所述驱动信号生成与输出控制电路提供驱动时序信号的时序生成电路；

产生LED装饰管16位驱动信号的驱动信号生成与输出控制电路；

所述驱动控制芯片还包括：5V稳压电路及时钟电路；

所述5V稳压电路的输入端为所述驱动控制芯片的5V电压输入端，所述5V稳压电路的输出端同时与所述24V数控过压保护电路的电平输入端、所述时序生成电路的电平输入端、所述驱动信号生成与输出控制电路的电平输入端及所述时钟电路的输入端连接，所述24V数控过压保护电路的检测电压端为所述驱动控制芯片的24V电压输入端，所述驱动信号生成与输出控制电路的16位并行输出口为所述驱动控制芯片的16位驱动信号并行输出口，所述驱动信号生成与输出控制电路的时序信号输入端接所述时序生成电路的驱动时序信号并行输出端，所述时钟电路的输出端同时与所述24V数控过压保护电路的时钟输入端、所述时序生成电路的时钟输入端以及所述驱动信号生成与输出控制电路的时钟输入端连接。

2.如权利要求1所述的LED装饰管集成驱动电路，其特征在于，所述电源电路包括：

阻容滤波电路、整流桥电路、电阻R2、滤波电路以及分压电路；

所述阻容滤波电路包括电阻R1和电容C1，所述电阻R1与所述电容C1组成一并联电路，所述并联电路的一端接220V交流电的负半周电信号，所述并联电路的另一端接所述整流桥电路的交流电压负输入端。

所述整流桥电路包括二极管D1、二极管D2、二极管D3及二极管D4，所述二极管D1的阳极为所述整流桥电路的交流电压正输入端，所述二极管D1的阴极为所述整流桥电路的直流电输出端，所述二极管D3的阳极为所述整流桥电路的交流电压负输入端，所述二极管D3的阴极接所述二极管D1的阴极，所述二极管D2的阳极接地，所述二极管D2的阴极接所述二极管D3的阳极，所述二极管D4的阳极与所述二极管D2的阳极连接，所述二极管D4的阴极接所述二极管D1的阳极。

所述电阻R2的第一端接所述整流桥电路的直流电输出端，所述电阻R2的第二端接所述分压电路的直流电输入端。

所述滤波电路包括所述电解电容C2和所述电容C3，所述电解电容C2的正极同时与所述电阻R2的第二端和所述电容C3的第一端连接，所述电容C3的第一端为所述电源电路的24V电压输出端，所述电解电容C2的负极和所述电容C3的第二端均接地。

所述分压电路包括电阻R3和电容C4，所述电阻R3的第一端接所述电容C3的第一端，所述电阻R3的第二端为所述电源电路的5V电压输出端，所述电容C4的第一端连接于所述电阻R3的第二端与地端之间。

3.如权利要求1所述的LED装饰管集成驱动电路，其特征在于，所述分流电阻为电阻R4。

4.如权利要求1所述的LED装饰管集成驱动电路，其特征在于，所述24V数控过压保护电路包括：

分时控制信号生成电路、过压检测电路及过压保护执行电路；

所述分时控制信号生成电路包括反相器INV1、反相器INV2、差分触发器DFF1、差分触发器DFF2及或非门NOR1；

所述过压检测电路包括电阻R5、电阻R6、比较器COMP及反相器INV3；

所述过压保护执行电路包括反相器INV4、与门AND1、与门AND2、或非门NOR2、反相器INV5、反相器INV6、差分触发器DFF3、或非门NOR3及N型MOS管M1；

所述反相器INV1的输入端为所述24V数控过压保护电路的时钟输入端，所述反相器INV1输出端同时与所述反相器INV2的输入端和所述差分触发器DFF1的反相时钟信号端连接，所述反相器INV2的输出端接所述差分触发器DFF1的时钟信号端，所述差分触发器DFF1的数据信号端同时与其反相输出端及所述差分触发器DFF2的反相时钟信号端连接，所述差分触发器DFF1的同相输出端同时与所述差分触发器DFF2的时钟信号端及所述或非门NOR1的第一输入端，所述差分触发器DFF1的反相复位端为所述24V数控过压保护电路的电平输入端，所述差分触发器DFF2的数据信号端与其反相输出端连接，所述差分触发器DFF2的同相输出端与所述或非门NOR1的第二输入端连接，所述差分触发器DFF2的反相复位端接所述差分触发器DFF1的反相复位端，所述或非门NOR1的输出端接所述反相器INV4的输入端，所述电阻R5的第一端为所述24V数控过压保护电路的电压检测端，所述电阻R5第二端同时与所述电阻R6的第一端及所述比较器COMP的同相输入端连接，所述比较器COMP的反相输入端外接25V基准电压，所述比较器COMP的输出端接所述反相器INV3的输入端，所述反相器INV3的输出端接所述与门AND2的第二输入端，所述反相器INV4的输出端接所述与门AND1的第二输入端，所述与门AND2的第一输入端接所述反相器INV4的输入端，所述或非门NOR2的第一输入端接所述与门AND1的输出端，所述或非门NOR2的第二输入端接所述与门AND2的输出端，所述反相器INV5的输入端接所述反相器INV1的输入端，所述反相器INV5的输出端同时与所述反相器INV6的输入端及所述差分触发器DFF3的时钟信号端连接，所述反相器INV6的输出端接所述差分触发器DFF3的反相时钟信号端，所述差分触发器DFF3的数据信号端接所述或非门NOR2的输出端，所述差分触发器DFF3的同相输出端空接，所述差分触发器DFF3的反相输出端同时与所述与门AND1的第一输入端及所述或非门NOR3的第一输入端连接，所述差分触发器DFF3的反相复位端接所述差分触发器DFF1的反相复位端，所述或非门NOR3的第二输入端接所述反相器INV4的输入端，所述N型MOS管M1的栅极接所述或非门NOR3的输出端，所述N型MOS管M1的漏极接所述电阻R5的第一端，所述N型MOS管M1的源极接地。

5.如权利要求1所述的LED装饰管集成驱动电路，其特征在于，所述时序生成电路包括：

延时器DEL、反相器INV7、差分触发器DFF4、反相器INV8、差分触发器DFF5、反相器INV9、差分触发器DFF6、反相器INV10、差分触发器DFF7、反相器INV11、差分触发器DFF8、反相器INV12、差分触发器DFF9、反相器INV13、差分触发器DFF10、差分触发器DFF11、差分触发器DFF12、差分触发器DFF13、差分触发器DFF14、差分触发器DFF15、差分触发器DFF16、反相器INV14、差分触发器DFF17、反相器INV15、差分触发器DFF18、反相器INV16、差分触发器DFF19、反相器INV17、差分触发器DFF20、反相器INV18、差分触发器DFF21及反相器INV19；

所述延时器DEL的输入端为所述时序生成电路的电平输入端，所述延时器DEL的输出端同时与所述反相器INV7的输入端及所述差分触发器DFF4的时钟信号端连接，所述反相器INV17的输出端接所述差分触发器DFF4的反相时钟信号端，所述差分触发器DFF4的反相复位端为所述时序生成电路的电平输入端，所述差分触发器DFF4的数据信号端同时与其反相输出端、所述反相器INV8的输入端及所述差分触发器DFF5的反相时钟信号端连接，所述差分触发器DFF5的反相复位端接所述差分触发器DFF4的反相复位端，所述差分触发器DFF5的时钟信号端接所述差分触发器DFF4的同相输出端，所述差分触发器DFF5的数据信号端同时与其反相输出端、所述反相器INV9的输入端及所述差分触发器DFF6的反相时钟信号端连接，所述差分触发器DFF6的反相复位端接所述差分触发器DFF5的反相复位端，所述差分触发器DFF6的时钟信号端接所述差分触发器DFF5的同相输出端，所述差分触发器DFF6的数据信号端同时与其反相输出端、所述反相器INV10的输入端及所述差分触发器DFF7的反相时钟信号端CKB连接，所述差分触发器DFF7的时钟信号端接所述差分触发器DFF6的同相输出端，所述差分触发器DFF7的数据信号端同时与其反相输出端、反相器INV11的输入端及所述差分触发器DFF8的反相时钟信号端连接，所述差分触发器DFF7的反相复位端接所述差分触发器DFF6的反相复位端，所述差分触发器DFF8的时钟信号端接所述差分触发器DFF7的同相输出端，所述差分触发器DFF8的数据信号端同时与其反相输出端、所述反相器INV12的输入端及所述差分触发器DFF8的反相时钟信号端连接，所述差分触发器DFF8的反相复位端接所述差分触发器DFF7的反相复位端，所述差分触发器DFF9的时钟信号端接所述差分触发器DFF8的同相输出端，所述差分触发器DFF9的数据信号端同时与其反相输出端、所述反相器INV13的输入端及所述差分触发器DFF10的反相时钟信号端连接，所述差分触发器DFF10的反相复位端接所述差分触发器DFF9的反相复位端，所述差分触发器DFF10的时钟信号端接所述差分触发器DFF9的同相输出端，所述差分触发器DFF10的数据信号端同时与其反相输出端及所述差分触发器DFF11的反相时钟信号端连接，所述差分触发器DFF11的反相复位端接所述差分触发器DFF10的反相复位端，所述差分触发器DFF11的时钟信号端接所述差分触发器DFF10的同相输出端，所述差分触发器DFF11的数据信号端同时与其反相输出端及所述差分触发器DFF12的反相时钟信号端连接，所述差分触发器DFF12的时钟信号端接所述差分触发器DFF11的同相输出端，所述差分触发器DFF12的反相复位端接所述差分触发器DFF11的反相复位端，所述差分触发器DFF12的数据信号端同时与其反相输出端及所述差分触发器DFF13的反相时钟信号端连接，所述差分触发器DFF13的时钟信号端接所述差分触发器DFF12的同相输出端，所述差分触发器DFF13的反相复位端接所述差分触发器DFF12的反相复位端，所述差分触发器DFF13的数据信号端同时与其反相输出端及所述差分触发器DFF14的反相时钟信号端连接，所述差分触发器DFF14的时钟信号端接所述差分触发器DFF13的同相输出端，所述差分触发器DFF14的反相复位端接所述差分触发器DFF13的反相复位端，所述差分触发器DFF14的数据信号端同时与其反相输出端及所述差分触发器DFF15的反相时钟信号端连接，所述差分触发器DFF15的时钟信号端接所述差分触发器DFF14的同相输出端，所述差分触发器DFF15的反相复位端接所述差分触发器DFF14的反相复位端，所述差分触发器DFF15的数据信号端同时与其反相输出端及所述差分触发器DFF16的反相时钟信号端连接，所述差分触发器DFF16的时钟信号端接所述差分触发器DFF15的同相输出端，所述差分触发器DFF16的反相复位端接所述差分触发器DFF15的反相复位端，所述差分触发器DFF16的数据信号端同时与其反相输出端、所述反相器INV14的输入端及所述差分触发器DFF17的反相时钟信号端连接，所述差分触发器DFF17的时钟信号端接所述差分触发器DFF16的同相输出端，所述差分触发器DFF17的反相复位端接所述差分触发器DFF16的反相复位端，所述差分触发器DFF17的数据信号端同时与其反相输出端、所述反相器INV15的输入端及所述差分触发器DFF18的反相时钟信号端连接，所述差分触发器DFF18的时钟信号端接所述差分触发器DFF17的同相输出端，所述差分触发器DFF18的反相复位端接所述差分触发器DFF17的反相复位端，所述差分触发器DFF18的数据信号端同时与其反相输出端、所述反相器INV16的输入端及所述差分触发器DFF19的反相时钟信号端连接，所述差分触发器DFF19的时钟信号端接所述差分触发器DFF18的同相输出端，所述差分触发器DFF19的反相复位端接所述差分触发器DFF18的反相复位端，所述差分触发器DFF19的数据信号端同时与其反相输出端、所述反相器INV17的输入端及所述差分触发器DFF20的反相时钟信号端连接，所述差分触发器DFF20的时钟信号端接所述差分触发器DFF19的同相输出端，所述差分触发器DFF20的反相复位端接所述差分触发器DFF19的反相复位端，所述差分触发器DFF20的数据信号端同时与其反相输出端端、所述反相器INV18的输入端及所述差分触发器DFF21的反相时钟信号端，所述差分触发器DFF21的时钟信号端接所述差分触发器DFF20的同相输出端，所述差分触发器DFF21的反相复位端接所述差分触发器DFF20的反相复位端，所述差分触发器DFF21的数据信号端同时与其反相输出端及所述反相器INV19的输入端连接，所述差分触发器DFF21的同相输出端空接，所述反相器INV8-INV19的输出端组成所述时序生成电路的驱动时序信号并行输出端。

6.如权利要求1所述的LED装饰管集成驱动电路，其特征在于，所述驱动信号生成与输出控制电路包括：

地址平移电路、波表ROM电路及驱动信号输出控制电路；

所述地址平移电路包括或非门NOR4、反相器INV20、全加器FA1、全加器FA2、异或门XOR、反相器INV21、全加器FA3及全加器FA4；

所述波表ROM电路包括一驱动波形存储器ROM1；

所述驱动信号输出控制电路包括反相器INV22、反相器INV23、与非门NA1、反相器INV24、与非门NA2、反相器INV25、与非门NA3、与非门NA4、反相器INV26、锁存器LK1、锁存器LK2、锁存器LK3、锁存器LK4、反相器INV27、锁存器LK5、锁存器LK6、锁存器LK7、锁存器LK8、反相器INV28、锁存器LK9、锁存器LK10、锁存器LK11、锁存器LK12、反相器INV29、锁存器LK13、锁存器LK14、锁存器LK15、锁存器LK16；

所述或非门NOR4的第一输入端、所述或非门NOR4的第二输入端、所述驱动波形存储器ROM1的第一驱动时序信号输入端、所述驱动波形存储器ROM1的第二驱动时序信号输入端、所述驱动波形存储器ROM1的第三驱动时序信号输入端、所述驱动波形存储器ROM1的第四驱动时序信号输入端、所述驱动波形存储器ROM1的第五驱动时序信号输入端、所述驱动波形存储器ROM1的第六驱动时序信号输入端、所述全加器FA1的第二输入端、所述全加器FA2的第二输入端、所述全加器FA3的第二输入端及所述全加器FA4的第二输入端组成所述驱动信号生成与输出控制电路的时序信号并行输入端，依次与所述反相器INV8-INV19的输出端一一对应连接，所述或非门NOR4的输出端接所述反相器INV20的输入端，所述反相器INV20的输出端同时与所述全加器FA1的第一输入端及所述全加器FA2的第一输入端连接，所述全加器FA1的进位输入端接所述全加器FA2的进位输出端，所述全加器FA1的进位输出端空接，所述全加器FA1的输出端接所述驱动波形存储器ROM1的第一驱动数据输入端，所述全加器FA2的进位输入端接所述全加器FA3的进位输出端，所述全加器FA2的输出端接所述驱动波形存储器ROM1的二驱动数据输入端，所述异或门XOR的输出端接所述反相器INV21的输入端，所述反相器INV21的输出端接所述全加器FA3的第一输入端，所述全加器FA3的进位输入端接所述全加器FA4的进位输出端，所述全加器FA3的输出端接所述驱动波形存储器ROM1的第三驱动数据输入端，所述全加器FA4的第一输入端接所述异或门XOR的第一输入端，所述全加器FA4的进位输入端接地，所述全加器FA4的输出端接所述驱动波形存储器ROM1的第四驱动数据输入端，所述驱动波形存储器ROM1的第一驱动数据输出端、第二驱动数据输出端、第三驱动数据输出端、第四驱动数据输出端分别与所述锁存器LK4的数据信号端、所述锁存器LK3的数据信号端、所述锁存器LK2的数据信号端、所述锁存器LK1的数据信号端一一对应连接，所述反相器INV22的输入端接所述异或门XOR的第一输入端，所述反相器INV22的输出端接所述与非门NA1的第一输入端，所述反相器INV23的输入端接所述异或门XOR1的第二输入端，所述反相器INV23输出端接所述与非门NA1的第二输入端，所述与非门NA1的第三输入端为所述驱动信号生成与输出控制电路的时钟输入端，所述与非门NA1的输出端同时与所述反相器INV26的输入端、所述锁存器LK1的反相时钟信号端、所述锁存器LK2的反相时钟信号端、所述锁存器LK3的反相时钟信号端及所述锁存器LK4的反相时钟信号端连接，所述反相器INV26的输出端同时与所述锁存器LK1的时钟信号端、所述锁存器LK2的时钟信号端、所述锁存器LK3的时钟信号端及所述锁存器LK4的时钟信号端连接，所述锁存器LK1的反相复位端为所述驱动信号生成与输出控制电路的电平输入端，所述锁存器LK1的反相复位端同时与所述锁存器LK2的反相复位端、所述锁存器LK3的反相复位端、所述锁存器LK4的反相复位端、所述锁存器LK5的反相复位端、所述锁存器LK6的反相复位端、所述锁存器LK7的反相复位端、所述锁存器LK8的反相复位端、所述锁存器LK9的反相复位端、所述锁存器LK10的反相复位端、所述锁存器LK11的反相复位端、所述锁存器LK12的反相复位端、所述锁存器LK13的反相复位端、所述锁存器LK14的反相复位端、所述锁存器LK15的反相复位端及所述锁存器LK16的反相复位端连接，所述反相器INV24的输入端接所述反相器INV23的输入端，所述反相器INV24的输出端接与所述非门NA2的第二输入端，所述与非门NA2的第一输入端接所述反相器INV22的输入端，所述与非门NA2的第三输入端接所述与非门NA1的第三输入端，所述与非门NA2的输出端同时与所述反相器INV27的输入端、所述锁存器LK5的反相时钟信号端、所述锁存器LK6的反相时钟信号端、所述锁存器LK7的反相时钟信号端及所述锁存器LK8的反相时钟信号端连接，所述反相器INV27的输出端同时与所述锁存器LK5的时钟信号端、所述锁存器LK6的时钟信号端、所述锁存器LK7的时钟信号端及所述锁存器LK8的时钟信号端连接，所述锁存器LK8的数据信号端、所述锁存器LK7的数据信号端、所述锁存器LK6的数据信号端及所述锁存器LK5的数据信号端分别与所述锁存器LK4的数据信号端、所述锁存器LK3的数据信号端、所述锁存器LK2的数据信号端及所述锁存器LK1的数据信号端一一对应连接，所述反相器INV25的输入端接所述与非门NA2的第一输入端，所述反相器INV25输出端接所述与非门NA3的第一输入端，所述与非门NA3的第二输入端接所述反相器INV24的输入端，所述与非门NA3的时钟输入端接所述与非门NA2的时钟输入端，所述与非门NA3的输出端同时与所述反相器INV28的输入端、所述锁存器LK9的反相时钟信号端、所述锁存器LK10的反相时钟信号端、所述锁存器LK11的反相时钟信号端及所述锁存器LK12的反相时钟信号端连接，所述反相器INV28的输出端同时与所述锁存器LK9的时钟信号端、所述锁存器LK10的时钟信号端、所述锁存器LK11的时钟信号端及所述锁存器LK12的时钟信号端连接，所述锁存器LK12的数据信号端、所述锁存器LK11的数据信号端、所述锁存器LK10的数据信号端及所述锁存器LK9的数据信号端分别与所述锁存器LK8的数据信号端、所述锁存器LK7的数据信号端、所述锁存器LK6的数据信号端及所述锁存器LK5的数据信号端一一对应连接，所述与非门NA4的第一输入端接所述反相器INV25的输入端，所述与非门NA4的第二输出端接所述与非门NA3的第二输入端，所述与非门NA4的第三输入端接所述与非门NA3的第三输入端，所述与非门NA4的输出端同时与所述反相器INV29的输入端、所述锁存器LK13的反相时钟信号端、所述锁存器LK14的反相时钟信号端、所述锁存器LK15的反相时钟信号端及所述锁存器LK16的反相时钟信号端连接，所述反相器INV29的输出端同时与所述锁存器LK13的时钟信号端、所述锁存器LK14的时钟信号端、所述锁存器LK15的时钟信号端及所述锁存器LK16的时钟信号端连接，所述锁存器LK16的数据信号端、所述锁存器LK15的数据信号端、所述锁存器LK14的数据信号端及所述锁存器LK13的数据信号端分别与所述锁存器LK12的数据信号端、所述锁存器LK11的数据信号端、所述锁存器LK10的数据信号端及所述锁存器LK9的数据信号端一一对应连接，所述锁存器LK1-LK16的输出端组成所述驱动信号生成与输出控制电路的16位并行输出口。

7.一种权利要求1所述的24V数控过压保护电路，外接第一端与24V直流电源连接的分流电阻R7、时钟电路及5V稳压电路，其特征在于，所述24V数控过压保护电路包括：

时钟信号输入端接所述时钟电路的输出端，复位电平端接所述5V稳压电路，用于产生分时控制信号的分时控制信号生成电路；

输入端接所述分流电阻R7的第二端，用于检测所述24V直流电源输出电压的过压检测电路；

分时控制信号输入端接所述分时控制信号生成电路的输出端，过压电平输入端接所述过压检测电路的输出端，复位电平端接所述分时控制信号生成电路的复位电平端，输出端与所述过压检测电路的输入端连接，根据来自所述分时控制信号生成电路的分时控制信号以及来自所述过压检测电路的过压电平，与所述分流电阻R7相配合实现过压分流保护和散热的过压保护执行电路。

8.如权利要求7所述的24V数控过压保护电路，其特征在于，所述分时控制信号生成电路包括反相器INV1、反相器INV2、差分触发器DFF1、差分触发器DFF2及或非门NOR1，所述反相器INV1的输入端为所述分时控制信号生成电路的时钟信号输入端，所述反相器INV1输出端同时与所述反相器INV2的输入端和所述差分触发器DFF1的反相时钟信号端连接，所述反相器INV2的输出端接所述差分触发器DFF1的时钟信号端，所述差分触发器DFF1的数据信号端同时与其反相输出端及所述差分触发器DFF2的反相时钟信号端连接，所述差分触发器DFF1的同相输出端同时与所述差分触发器DFF2的时钟信号端及所述或非门NOR1的第一输入端，所述差分触发器DFF1的反相复位端为所述分时控制信号生成电路的复位电平端，所述差分触发器DFF2的数据信号端与其反相输出端连接，所述差分触发器DFF2的同相输出端与所述或非门NOR1的第二输入端连接，所述差分触发器DFF2的反相复位端接所述差分触发器DFF1的反相复位端，所述或非门NOR1的输出端为所述分时控制信号生成电路的输出端；

所述过压检测电路包括电阻R5、电阻R6、比较器COMP及反相器INV3，所述电阻R5的第一端为所述过压检测电路的输入端，所述电阻R5第二端同时与所述电阻R6的第一端及所述比较器COMP的同相输入端连接，所述比较器COMP的反相输入端外接25V基准电压，所述比较器COMP的输出端接所述反相器INV3的输入端，所述反相器INV3的输出端为所述过压检测电路的输出端；

所述过压保护执行电路包括反相器INV4、与门AND1、与门AND2、或非门NOR2、反相器INV5、反相器INV6、差分触发器DFF3、或非门NOR3及N型MOS管M1，所述反相器INV4为所述过压保护执行电路的分时控制信号输入端，所述反相器INV4的输出端接所述与门AND1的第二输入端，所述与门AND2的第一输入端接所述反相器INV4的输入端，所述或非门NOR2的第一输入端接所述与门AND1的输出端，所述或非门NOR2的第二输入端接所述与门AND2的输出端，所述反相器INV5的输入端为所述过压保护执行电路的过压电平输入端，所述反相器INV5的输出端同时与所述反相器INV6的输入端及所述差分触发器DFF3的时钟信号端连接，所述反相器INV6的输出端接所述差分触发器DFF3的反相时钟信号端，所述差分触发器DFF3的数据信号端接所述或非门NOR2的输出端，所述差分触发器DFF3的同相输出端空接，所述差分触发器DFF3的反相输出端同时与所述与门AND1的第一输入端及所述或非门NOR3的第一输入端连接，所述差分触发器DFF3的反相复位端为所述过压保护执行电路的复位电平端，所述或非门NOR3的第二输入端接所述反相器INV4的输入端，所述N型MOS管M1的栅极接所述或非门NOR3的输出端，所述N型MOS管M1的漏极为所述过压保护执行电路的输出端，所述N型MOS管M1的源极接地。

9.一种LED装饰管，其特征在于，所述LED装饰管包括权利要求1-6所述的LED装饰管集成驱动电路。

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