CN201928282U

CN201928282U - 光纤单向导入设备的嵌入式模块

Info

Publication number: CN201928282U
Application number: CN2011200117144U
Authority: CN
Inventors: 李大东
Original assignee: Individual
Current assignee: Individual
Priority date: 2011-01-17
Filing date: 2011-01-17
Publication date: 2011-08-10
Anticipated expiration: 2021-01-17

Abstract

一种光纤单向导入设备的嵌入式模块，主要特点在于：所述的嵌入式模块包括ARM处理器、RAM内存、Flash闪存、USB接口和LAN网络模块；所述的RAM内存与所述的ARM处理器相互连接，所述的Flash闪存与所述的ARM处理器相互连接，所述的USB接口与所述的ARM处理器相互连接，所述的LAN网络模块与所述的ARM处理器相互连接；所述的LAN网络模块包括LAN网卡和第一网络变压器；所述的LAN网卡和所述的第一网络变压器相互连接。本实用新型配合光纤单向导入设备的应用，从根本上解决了涉密数据通过USB存储设备被窃取的难题，确保了重要信息的安全。

Description

光纤单向导入设备的嵌入式模块

技术领域

本实用新型涉及一种单向导入设备领域，更为具体地讲，本实用新型是一种进行数据单向传递的文件传输的配套器件，尤其是指光纤单向导入设备的嵌入式模块，在国际专利分类表中本实用新型应该分为G部或者H部。

背景技术

随着计算机技术和可移动存储技术的不断发展，特别是闪存技术的飞速发展，各种USB存储设备出现在人们的日常工作和生活中，给人们带来了极大的方便。但随之而来的安全问题也日益增多，利用摆渡技术，通过USB存储设备窃取用户隐私数据的事件频频发生，当涉及到国家、单位、个人等重大机密时会带来不可估量的损失。

发明内容

本实用新型目的在于：针对已有技术的不足，提供一个用于解决涉密计算机中数据安全传输问题的配套技术方案，具体地讲是提供一个光纤单向导入设备的嵌入式模块，实现计算机中文件的单向传输，从根本上解决了涉密数据通过USB存储设备被窃取的问题。

本实用新型的目的是通过下述技术方案实现的：

所述的嵌入式模块包括ARM处理器、RAM内存、Flash闪存、USB接口和LAN网络模块；

所述的RAM内存与所述的ARM处理器相互连接，所述的Flash闪存与所述的ARM处理器相互连接，所述的USB接口与所述的ARM处理器相互连接，所述的LAN网络模块与所述的ARM处理器相互连接；

所述的LAN网络模块包括LAN网卡和第一网络变压器；

所述的LAN网卡和所述的第一网络变压器相互连接。

由于本实用新型采用了上述的技术方案，利用本实用新型读取USB存储设备中的数据，然后配合光纤单向导入设备，通过其光纤单向传输模块和USBtoLAN转换模块，将数据发送至客户端计算机，由于不存在由客户端计算机到嵌入式模块的数据传输途径，因此客户端计算机数据不会经光纤单向导入设备传输到USB存储设备，从根本上解决了现有技术所存在的问题。作为光纤单向导入设备的嵌入式模块，本实用新型发挥了关键作用。

附图说明

下面结合附图对本实用新型进行扼要说明，其中：

附图1是本实用新型的方框原理图。

附图2是本实用新型的ARM处理器的电路原理图。

附图3是本实用新型的RAM内存的电路原理图。

附图4是本实用新型的Flash闪存的电路原理图。

附图5是本实用新型的第一USB接口的具体电路原理图。

附图6是本实用新型的第二USB接口的具体电路原理图。

附图7是本实用新型的LAN网络模块的具体电路原理图。

具体实施方式

下面结合附图和实施例对本实用新型进一步说明，其中：

附图1是本实用新型的方框原理图。从该附图中可以看到：所述的嵌入式模块包括ARM处理器、RAM内存、Flash闪存、USB接口和LAN网络模块；所述的RAM内存与所述的ARM处理器相互连接，所述的Flash闪存与所述的ARM处理器相互连接，所述的USB接口与所述的ARM处理器相互连接，所述的LAN网络模块与所述的ARM处理器相互连接；所述的LAN网络模块包括LAN网卡和第一网络变压器；所述的LAN网卡和所述的第一网络变压器相互连接。

附图2是本实用新型的ARM处理器的电路原理图。该附图是本实用新型有关ARM处理器的最佳实施例，从本图中可以看到：所述的ARM处理器包括集成电路U1、第四晶振Y4、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第二十九电容C29、第三十电容C30、第三十一电容C31、第三十二电容C32、第三十三电容C33、第三十四电容C34、第四十一电容C41、第四十三电容C43、第四十四电容C44、第九十六电容C96、第九十七电容C97、第一开关S1、第二开关S2和电感L2。

所述的集成电路U1的VDDCORE接线脚分别连接所述的第三十一电容C31的一端和1.8V电源端子，所述的第三十一电容C31的另一端接地；所述的集成电路U1的PLLRCA接线脚分别连接所述的第二电阻R2的一端和所述的第三十电容C30的一端，所述的第二电阻R2的另一端连接所述的接第二十九电容C29的一端，所述的接第二十九电容C29的另一端接地，所述的第三十电容C30的另一端接地；所述的集成电路U1的VDDPLLB和VDDPLLA接线脚都连接所述的第三十四电容C34的一端和1.8V电源端子，所述的第三十四电容C34另一端接地；所述的集成电路U1的XOUT接线脚连接所述的第三电阻R3的一端，所述的第三电阻R3的另一端分别连接所述的第四晶振Y4的一端和所述的第三十二电容C32的一端，所述的第四晶振Y4的另一端分别连接所述的第三十三电容C33的一端和所述的第四电阻R4的一端，所述的第三十三电容C33的另一端和所述的第三十二电容C32另一端均接地，所述的第四电阻R4另一端连接所述的集成电路U1的XIN接线脚；所述的集成电路U1的OSCSEL接线脚连接所述的第五电阻R5的一端，所述的第五电阻R5的另一端接地；所述的集成电路U1的VDDBU接线脚连接1.8V电源端子；所述的集成电路U1的GNDBU接线脚接地；所述的集成电路U1的AGAND接线脚分别连接所述的第四十三电容C43的一端、所述的第九十六C96电容的一端和所述的第九电阻R9的一端，所述的第九电阻R9的另一端接地，所述的第四十三电容C43的另一端分别连接所述的集成电路U1的AVDD接线脚、所述的第九十六电容C96的另一端、所述的电感L2的一端和所述的第八电阻R8的一端，所述的电感L2的另一端分别连接所述的第四十四电容C44的一端、所述的第九十七电容C97的一端和所述的3.3V电源端子，所述的第四十四电容C44的另一端和所述的第九十七电容C97的另一端相连并接地，所述的第八电阻R8的另一端分别连接所述的集成电路U1的VREFP接线脚和所述的第四十一电容C41的一端，所述的第四十一电容C41的另一端接地；所述的集成电路U1的TST接线脚连接连接所述的第七电阻R7的一端，所述的第七电阻R7的另一端接地，所述的集成电路U1的BMS接线脚分别连接所述的第六电阻R6的一端和第二开关S2的一端，所述的第六电阻R6的另一端连接3.3V电源端子，所述的第二开关S2的另一端接地；所述的集成电路U1的NRST接线脚连接所述的第一电阻R1的一端，所述的第一电阻R1的另一端连接所述的第一开关S1的一端，所述的第一开关S1的另一端接地；所述的集成电路U1的GND接线脚分别接地；所述的集成电路U1的VDDIOM、VDDIOP0和VDDIOP1接线脚分别连接3.3V电源端子。

附图3是本实用新型的RAM内存的电路原理图。该附图是本实用新型有关RAM内存的最佳实施例，从本图中可以看到：所述的RAM电路内存包括集成电路U6和U7、第八十七电阻R87、第八十八电阻R88、第九十二电阻R92、第九十三电阻R93、第三十五电容C35、第三十六电容C36、第三十七电容C37、第三十八电容C38、第三十九电容C39、第四十电容C40、第四十二电容C42、第四十五电容C45、第四十六电容C46、第四十七电容C47、第四十八电容C48、第四十九电容C49、第五十电容C50、第五十一电容C51。

所述的集成电路U6的

接线脚分别连接所述的第八十八电阻R88和第八十七电阻R87的一端，所述的第八十八电阻R88的另一端连接3.3V电源端子，所述的第八十七电阻R87的另一端连接SDCS端口；所述的第三十五电容C35、第三十六电容C36、第三十七电容C37、第三十八电容C38、第三十九电容C39、第四十电容C40、第四十二电容C42的一端连接3.3V电源端子和所述的集成电路U6的VDD和VDDQ接线脚，所述的第三十五电容C35、第三十六电容C36、第三十七电容C37、第三十八电容C38、第三十九电容C39、第四十电容C40、第四十二电容C42的另一端分别接地；所述的集成电路U6的VSS和VSSQ接线脚分别接地；所述的集成电路U7的A10、BA0、BA1、CKE、CLK、

和

分别连接SDA10、BA0、BA1、SDCKE、SDCK、CAS、RAS、SDWE网络标号；所述的集成电路U7的

接线脚分别连接所述的第九十三电阻R93的一端和第九十二电阻R92的一端，所述的第九十三电阻R93的另一端连接3.3V电源端子，所述的第九十二电阻R92的另一端连接SDCS端口；所述的第四十五电容C45、第四十六电容C46、第四十七电容C47、第四十八电容C48、第四十九电容C49、第五十电容C50和第五十一电容C51的一端分别连接3.3V电源端子和所述的集成电路U7的VDD和VDDQ接线脚，所述的第四十五电容C45、第四十六电容C46、第四十七电容C47、第四十八电容C48、第四十九电容C49、第五十电容C50和第五十一电容C51的另一端分别接地；所述的集成电路U7的VSS和VSSQ接线脚分别接地。

附图4是本实用新型的Flash闪存的电路原理图。该附图是Flash闪存的电路原理图的最佳实施例，从图中可以看到：所述的Flash闪存电路包括集成电路U12、第八十九电阻R89、第九十电阻R90、第九十一电阻R91、第七十三电容C73和跳线开关S3。

所述的集成电路U12的

接线脚连接所述的第八十九电阻R89的一端，所述的第八十九电阻R89的另一端接3.3V电源端子；所述的集成电路U12的接线脚连接所述的第九十电阻R90的一端，所述的第九十电阻R90的另一端连接3.3V电源端子；所述的集成电路U12的

接线脚分别连接第九十一电阻R91的一端和所述的跳线开关S3的一端，所述的第九十一电阻R91的另一端连接3.3V电源端子，所述的跳线开关S3的另一端接地；所述的集成电路U12的PRE接线脚接地；所述的集成电路U12的VCC接线脚分别连接3.3V电源端子和第七十三电容C73的一端，所述的第七十三电容C73的另一端接地；所述的集成电路U12的VSS接线脚接地。

附图5和6是本实用新型第一USB接口和第二USB接口的具体电路原理图。该图也是第一USB接口和第二USB接口的最佳实施例。从图中也可以看到，其包括第一USB插座J1和第二USB插座J2、第一磁珠LB1和第二磁珠LB2。

所述的第一USB插座J1的VCC接线脚连接所述的第一磁珠LB1的一端，所述的第一磁珠LB1的另一端连接5V电源端子；所述的第一USB插座J1的GND接线脚接地；所述的第二USB插座J2的VCC接线脚连接所述的第二磁珠LB2的一端，所述的第二磁珠LB2的另一端连接5V电源端子；所述的第二USB插座J2的GND接线脚接地。

附图7是本实用新型的LAN网络模块的具体电路原理图。该图也是LAN网络模块的最佳实施例，从图中可以看到所述的LAN网络模块包括集成电路U2、第一晶振Y1、第十二电阻R12、第十电阻R10、第十一电阻R11、第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18、第十九电阻R19、第二十电阻R20和第二十一电阻R21、阻排RP1、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9、第十电容C10、第十一电容C11、第十二电容C12、第九十四电容C94、第九十五电容C95、电感L1、第一发光二极管D1、第二发光二极管D2和第1网络变压器T1；

所述的第一晶振Y1的一端分别连接所述的集成电路U2的REF_CLK/XT2接线脚和所述的第四电容C4的一端，所述的第四电容C4的另一端接地，所述的第一晶振Y1的另一端分别连接所述的集成电路U2的XT1接线脚和所述的第五电容C5的一端，所述的第五电容C5的另一端接地；所述的第十二电阻R12的一端连接所述的集成电路U2的COL/RMII接线脚，其另一端连接3.3V电源端子；所述的第十电阻R10的一端连接所述的集成电路U2的接线脚，所述的第十电阻R10的另一端连接3.3V电源端子；所述的第十一电阻R11的一端连所述的第十一电阻R11的一端连接所述的集成电路U2的DISMDIX接线脚，所述的第十一电阻R11的另一端连接3.3V电源端子；所述的第一电容C1、第二电容C2和第三电容C3的一端分别连接3.3V电源端子和所述的集成电路U2的DVDD接线脚，所述的第一电容C1、第二电容C2和第三电容C3的另一端分别接地；所述的集成电路U2的DGND接线脚和PWRDWN接线脚分别接地；所述的集成电路U2的TX+接线脚分别连接所述的第十七电阻R17的一端和第1网络变压器T1的1接线脚，所述的第十七电阻R17的另一端分别连接第十六电阻R16的一端和第十一电容C11的一端，所述的第十一电容C11的另一端接地；所述的第十六电阻R16的另一端分别连接所述的集成电路U2的TX-接线脚和第1网络变压器T1的3接线脚；所述的集成电路U2的接线脚RX+分别连接所述的第十五电阻R15的一端和所述的第1网络变压器T1的6接线脚，所述的第十五电阻R15的另一端分别连接所述的第十四电阻R14的一端和所述的第九电容C9的一端，所述的第九电容C9的另一端接地，所述的第十四电阻R14的另一端分别连接所述的集成电路U2的RX-接线脚和第1网络变压器T1的8接线脚；所述的第1网络变压器T1的15接线脚连接所述的第二十电阻R20的一端，所述的第二十电阻R20的另一端分别连接所述的第二十一电阻R21一端和所述的第十二电容C12的一端，所述的第二十一电阻R21另一端连接所述的第1网络变压器T1的10接线脚，所述的第十二电容C12的另一端接地；所述的集成电路U2的AVDDR接线脚分别连接：所述的第六电容C6、第七电容C7、第九十四电容C94的一端和所述的电感L1的一端，所述的第六电容C6、第七电容C7、第九十四电容C94的另一端均接地，所述的电感L1的另一端分别连接所述的第九十五电容C95的一端和3.3V电源端子，所述的第九十五电容C95的另一端接地；所述的集成电路U2的AVDDT接线脚分别连接所述的第八电容C8的一端和3.3V电源端子，所述的第八电容C8的另一端接地；所述的集成电路U2的AGND接线脚接地；所述的第十三电阻R13的两端分别连接所述的集成电路U2的BGRESG和BGRES接线脚；所述的集成电路U2的LEDMODE接线脚连接所述的排阻RP1的1脚；所述的排阻RP1的2、4和6脚分别连接3.3V电源端子，其3脚分别连接所述的集成电路U2的LED1/OP1接线脚和所述的第二发光二极管D2阴极，其5脚连接所述的集成电路U2的LED2/OP2接线脚和和所述的第一发光二极管D1阴极，所述的第二发光二极管D2阳极连接所述的第十八电阻R18的一端，所述的第十八电阻R18的另一端连接3.3V电源端子，所述的第一发光二极管D 1阳极连接所述的第十九电阻R19的一端，所述的第十九电阻R19的另一端连接3.3V电源端子。

主要原理为：ARM处理器为嵌入式模块的核心，也是本发明的控制中心，负责检测USB存储设备的接入状态，并读取其指定内容，通过LAN接口将数据发送到指定的IP地址。RAM内存主要存储运行时需要临时存储的数据，但断电后其中数据也将消失，只适合暂存一些CPU经常使用的数据Flash闪存为永久性存储器，断电后其中数据不会消失，负责存储运行时所必须的重要数据以及用户需要保存的数据，但存取速度较慢。USB接口主要为USB存储设备与ARM处理器之间数据传输提供物理接口，当有USB存储设备接入时，USB总线上将会有一个电平变化的过程，ARM处理器根据此变化即可检测到USB设备的插拔动作，其包括USB HOST接口和USB DEVICE接口，所述的HOST接口用于连接USB存储设备，所述的DEVICE接口主要供调试ARM程序时使用(。LAN网络模块提供网络接口，从USB存储设备读取的数据将通过该LAN网络模块传输至光纤单向传输模块。当有USB存储设备插入其USB接口时，ARM处理器将检测到此动作并读取其设备信息，并发出控制信号使电源控制模块各部分开始输出电压，然后告知操作系统根据设备信息加载所需驱动，并读取USB存储设备中数据，将其暂存在RAM内存中，然后发送至LAN网络模块，最后发送至光纤单向传输模块的第二网络变压器。

本实用新型配合光纤单向导入设备的应用，从根本上解决了涉密数据通过USB存储设备被窃取的难题，确保了重要信息的安全。

Claims

1.一种光纤单向导入设备的嵌入式模块其特征在于：

所述的LAN网络模块包括LAN网卡和第一网络变压器；

所述的LAN网卡和所述的第一网络变压器相互连接。

2.根据权利要求1所述的嵌入式模块，其特征在于：

所述的ARM处理器包括集成电路U1、第四晶振Y4、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第二十九电容C29、第三十电容C30、第三十一电容C31、第三十二电容C32、第三十三电容C33、第三十四电容C34、第四十一电容C41、第四十三电容C43、第四十四电容C44、第九十六电容C96、第九十七电容C97、第一开关S1、第二开关S2和电感L2；所述的集成电路U1的VDDCORE接线脚分别连接所述的第三十一电容C31的一端和1.8V电源端子，所述的第三十一电容C31的另一端接地；所述的集成电路U1的PLLRCA接线脚分别连接所述的第二电阻R2的一端和所述的第三十电容C30的一端，所述的第二电阻R2的另一端连接所述的接第二十九电容C29的一端，所述的接第二十九电容C29的另一端接地，所述的第三十电容C30的另一端接地；所述的集成电路U1的VDDPLLB和VDDPLLA接线脚都连接所述的第三十四电容C34的一端和1.8V电源端子，所述的第三十四电容C34另一端接地；所述的集成电路U1的XOUT接线脚连接所述的第三电阻R3的一端，所述的第三电阻R3的另一端分别连接所述的第四晶振Y4的一端和所述的第三十二电容C32的一端，所述的第四晶振Y4的另一端分别连接所述的第三十三电容C33的一端和所述的第四电阻R4的一端，所述的第三十三电容C33的另一端和所述的第三十二电容C32另一端均接地，所述的第四电阻R4另一端连接所述的集成电路U1的XIN接线脚；所述的集成电路U1的OSCSEL接线脚连接所述的第五电阻R5的一端，所述的第五电阻R5的另一端接地；所述的集成电路U1的VDDBU接线脚连接1.8V电源端子；所述的集成电路U1的GNDBU接线脚接地；所述的集成电路U1的AGAND接线脚分别连接所述的第四十三电容C43的一端、所述的第九十六C96电容的一端和所述的第九电阻R9的一端，所述的第九电阻R9的另一端接地，所述的第四十三电容C43的另一端分别连接所述的集成电路U1的AVDD接线脚、所述的第九十六电容C96的另一端、所述的电感L2的一端和所述的第八电阻R8的一端，所述的电感L2的另一端分别连接所述的第四十四电容C44的一端、所述的第九十七电容C97的一端和所述的3.3V电源端子，所述的第四十四电容C44的另一端和所述的第九十七电容C97的另一端相连并接地，所述的第八电阻R8的另一端分别连接所述的集成电路U1的VREFP接线脚和所述的第四十一电容C41的一端，所述的第四十一电容C41的另一端接地；所述的集成电路U1的TST接线脚连接连接所述的第七电阻R7的一端，所述的第七电阻R7的另一端接地，所述的集成电路U1的BMS接线脚分别连接所述的第六电阻R6的一端和第二开关S2的一端，所述的第六电阻R6的另一端连接3.3V电源端子，所述的第二开关S2的另一端接地；所述的集成电路U1的NRST接线脚连接所述的第一电阻R1的一端，所述的第一电阻R1的另一端连接所述的第一开关S1的一端，所述的第一开关S1的另一端接地；所述的集成电路U1的GND接线脚分别接地；所述的集成电路U1的VDDIOM、VDDIOP0和VDDIOP1接线脚分别连接3.3V电源端子。

3.根据权利要求1所述的嵌入式模块，其特征在于：

所述的RAM电路内存包括集成电路U6和U7、第八十七电阻R87、第八十八电阻R88、第九十二电阻R92、第九十三电阻R93、第三十五电容C35、第三十六电容C36、第三十七电容C37、第三十八电容C38、第三十九电容C39、第四十电容C40、第四十二电容C42、第四十五电容C45、第四十六电容C46、第四十七电容C47、第四十八电容C48、第四十九电容C49、第五十电容C50、第五十一电容C51；

所述的集成电路U6的

和

4.根据权利要求1所述的嵌入式模块，其特征在于：

所述的Flash闪存电路包括集成电路U12、第八十九电阻R89、第九十电阻R90、第九十一电阻R91、第七十三电容C73和跳线开关S3；

所述的集成电路U12的

接线脚连接所述的第八十九电阻R89的一端，所述的第八十九电阻R89的另一端接3.3V电源端子；所述的集成电路U12的

接线脚连接所述的第九十电阻R90的一端，所述的第九十电阻R90的另一端连接3.3V电源端子；所述的集成电路U12的

5.根据权利要求1所述的嵌入式模块，其特征在于：

所述的USB接口电路包括第一USB插座J1和第二USB插座J2、第一磁珠LB1和第二磁珠LB2；

6.根据权利要求1所述的嵌入式模块，其特征在于：

所述的LAN网铬模块包括集成电路U2、第一晶振Y1、第十二电阻R12、第十电阻R10、第十一电阻R11、第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18、第十九电阻R19、第二十电阻R20和第二十一电阻R21、阻排RP1、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9、第十电容C10、第十一电容C11、第十二电容C12、第九十四电容C94、第九十五电容C95、电感L1、第一发光二极管D1、第二发光二极管D2和第1网络变压器T1；

所述的第一晶振Y1的一端分别连接所述的集成电路U2的REF_CLK/XT2接线脚和所述的第四电容C4的一端，所述的第四电容C4的另一端接地，所述的第一晶振Y1的另一端分别连接所述的集成电路U2的XT1接线脚和所述的第五电容C5的一端，所述的第五电容C5的另一端接地；所述的第十二电阻R12的一端连接所述的集成电路U2的COL/RMII接线脚，其另一端连接3.3V电源端子；所述的第十电阻R10的一端连接所述的集成电路U2的

接线脚，所述的第十电阻R10的另一端连接3.3V电源端子；所述的第十一电阻R11的一端连所述的第十一电阻R11的一端连接所述的集成电路U2的DISMDIX接线脚，所述的第十一电阻R11的另一端连接3.3V电源端子；所述的第一电容C1、第二电容C2和第三电容C3的一端分别连接3.3V电源端子和所述的集成电路U2的DVDD接线脚，所述的第一电容C1、第二电容C2和第三电容C3的另一端分别接地；所述的集成电路U2的DGND接线脚和PWRDWN接线脚分别接地；所述的集成电路U2的TX+接线脚分别连接所述的第十七电阻R17的一端和第1网络变压器T1的1接线脚，所述的第十七电阻R17的另一端分别连接第十六电阻R16的一端和第十一电容C11的一端，所述的第十一电容C11的另一端接地；所述的第十六电阻R16的另一端分别连接所述的集成电路U2的TX-接线脚和第1网络变压器T1的3接线脚；所述的集成电路U2的接线脚RX+分别连接所述的第十五电阻R15的一端和所述的第1网络变压器T1的6接线脚，所述的第十五电阻R15的另一端分别连接所述的第十四电阻R14的一端和所述的第九电容C9的一端，所述的第九电容C9的另一端接地，所述的第十四电阻R14的另一端分别连接所述的集成电路U2的RX-接线脚和第1网络变压器T1的8接线脚；所述的第1网络变压器T1的15接线脚连接所述的第二十电阻R20的一端，所述的第二十电阻R20的另一端分别连接所述的第二十一电阻R21一端和所述的第十二电容C12的一端，所述的第二十一电阻R21另一端连接所述的第1网络变压器T1的10接线脚，所述的第十二电容C12的另一端接地；所述的集成电路U2的AVDDR接线脚分别连接：所述的第六电容C6、第七电容C7、第九十四电容C94的一端和所述的电感L1的一端，所述的第六电容C6、第七电容C7、第九十四电容C94的另一端均接地，所述的电感L1的另一端分别连接所述的第九十五电容C95的一端和3.3V电源端子，所述的第九十五电容C95的另一端接地；所述的集成电路U2的AVDDT接线脚分别连接所述的第八电容C8的一端和3.3V电源端子，所述的第八电容C8的另一端接地；所述的集成电路U2的AGND接线脚接地；所述的第十三电阻R13的两端分别连接所述的集成电路U2的BGRESG和BGRES接线脚；所述的集成电路U2的LEDMODE接线脚连接所述的排阻RP1的1脚；所述的排阻RP1的2、4和6脚分别连接3.3V电源端子，其3脚分别连接所述的集成电路U2的LED1/OP1接线脚和所述的第二发光二极管D2阴极，其5脚连接所述的集成电路U2的LED2/OP2接线脚和和所述的第一发光二极管D1阴极，所述的第二发光二极管D2阳极连接所述的第十八电阻R18的一端，所述的第十八电阻R18的另一端连接3.3V电源端子，所述的第一发光二极管D1阳极连接所述的第十九电阻R19的一端，所述的第十九电阻R19的另一端连接3.3V电源端子。