CN201359611Y

CN201359611Y - 基于can总线多路高精度测频模块

Info

Publication number: CN201359611Y
Application number: CNU200920032088XU
Authority: CN
Inventors: 徐志刚; 赵祥模; 樊海玮; 雷宇宏; 刘恒; 赵妍; 孙妮
Original assignee: Changan University
Current assignee: Changan University
Priority date: 2009-03-03
Filing date: 2009-03-03
Publication date: 2009-12-09
Anticipated expiration: 2019-03-03

Abstract

本实用新型公开了一种基于CAN总线多路高精度测频模块，该模块的CPLD芯片与单片机连接，单片机与CAN通信模块连接，CAN通信模块连接PC机，其中可编程逻辑控制器CPLD芯片提供了五个外置接口(F0，F1，F2，F3，F4)，传感器由这五个接口连接至CPLD芯片，CPLD芯片与单片机相连。本实用新型可用于汽车ABS检测系统对汽车在各种路面上行驶时速度的精确测量，能够应用于汽车制造、维修企业及车辆检测中心等车辆检测等应工程用领域内。

Description

基于CAN总线多路高精度测频模块

技术领域

本实用新型涉及一种汽车ABS制动性能检测技术，特别涉及基于CAN总线多路高精度测频模块。

背景技术

目前对于汽车速度的测量有两种方法，即测频法和测周法。由于测周法在测量高速运行的汽车时采集数据太小，造成相对误差过大，故现在的汽车速度测量中大多选用测频法。

过去的测频法利用的基本是集成电路采集然后传送至CPU，或者单CPU采集。前者精度较高，但是实时性较差，后者实时性较好，但是误差较大，在测量过程中总是不能双赢，所以寻找一个高精度，高实时性的方法势在必行。

从理论上看，提高测量精度需要加大测量时间，而提高实时性则要减少传输时间还要保证多路数据可以完全传输不丢失，并且一个测量周期不能太长，太长则失去了实时性的意义，提高精度和提高实时性成了一个比较矛盾的存在。怎样找好一个时间比成为了本实用新型固件程序设计方面的重点。而硬件电路方面，如果采集部分仍旧使用传统的逻辑门集成电路，由于电路的不可调整，则不能保证实时性，也不利于后期修改，怎样选用合适的集成电路成为硬件设计的重点。

提高下位机与上位机数据传输的实时性也是本实用新型的一个重点问题。选用合适的总线和合适的器件，搭建合适的电路正是解决这个问题的关键。

发明内容

本实用新型的目的为克服上述现有技术的缺点，提供一种基于CAN总线多路高精度测频模块，其实时性好、频率测量精确度高。

本实用新型的技术方案是这样实现的：

本实用新型CPLD芯片与单片机连接，单片机与CAN通信模块连接，CAN通信模块连接PC机，其中可编程逻辑控制器CPLD芯片提供了五个外置接口F0，F1，F2，F3，F4，传感器由这五个接口连接至CPLD芯片，CPLD芯片与单片机相连。

所述的CPLD芯片采用EPM7128SLC84-15。

所述的CAN通信模块采用SJA1000作为CAN控制器，82C250作为CAN收发器。

本实用新型将传感器与CPLD逻辑电路相连接，利用CPLD电路数据采集的高精确度、延时小等特点来进行高效、准确的数据采集。CPLD与单片机相连，将采集到的数据传至单片机内。单片机作为整个模块的CPU，与上位机通过CAN协议连接。单片机将接收到的数据发送至上位机存储处理后控制CPLD采集新的数据。

附图说明

图1是测频模块结构图；

图2是测频模块连接电路图；

图3是CPLD采集逻辑图；

图4是CAN通信模块电路图；

图5是软件流程图；

下面结合附图对本实用新型的内容作进一步详细说明。

具体实施方式

参照图1所示，5路频率信号通过CPLD的计数功能来采集。CPLD与单片机相连接，进行数据传输和接受单片机的控制。单片机通过CAN协议与上位机连接，向上位机传送数据并接受上位机的命令指示。

参照图2所示，模块主要电路设计如下：

其中CPLD的中断位(10号引脚)，串行数据选择位(50，51，52号引脚)，串行数据传输位(65，67，68，69，70，73，74，75号引脚)与单片机相连，外部脉冲输入位(54，55，56，57，58号引脚)与光电编码器相连，主要脉冲接收脚(83号引脚)通过一个电阻R11与有源晶振OSCILATOR的3号引脚相连。有源晶振OSCILATOR的4号引脚接VCC，2号引脚接GND。有源晶振OSCILATOR为CPLD中时序电路提供源供能脉冲。当单个周期内采集结束后，向单片机请求中断，单片机响应中断，CPLD停止计数，将锁存的数据根据串行数据选择位的内容通过串行数据传输位串行发送给单片机，然后清空锁存。发送周期结束，单片机响应中断，CPLD重新开始计数，采集下个周期的频率数据。

其中单片机的P2口(21，22，23，24，25，26，27，28号引脚)与CPLD数据传输位相连，外部中断0(12号引脚)与CPLD中断位相连，P0口(32，33，34，35，36，37，38，39)号引脚与独立的CAN控制器SJA1000数据口AD0、AD1、AD2、AD3、AD4、AD5、AD6、AD7相连(SJA1000的1、2、23、24、25、26、27、28号引脚)，外部中断1(单片机的13号引脚，INT1)与CAN控制器SJA1000的中断输出位(SJA1000的16号引脚)相连。另外下设复位电路与晶振驱动电路。

参照图3所示，单片机连接CPLD控制部分(即图中控制部分)，用来发送控制信号。控制部分一端与CPLD内部设置计数器(为图中计数器1、计数器2、计数器3、计数器4、计数器5)相连，控制计数器采集5路频率数据，另一端与数据选择部分相连，用来控制数据向单片机依次传送5路采集到的数据。计数器除和控制部分相连外，一端接收5个传感器传入信号，一端连接数据选择部分。数据选择部分除和控制部分相连外，一端连接5个计数器，一端连接单片机。

为了将位移信号转换为频率信号，将与车轮同转速的试验台台架的滚轮连接上光电编码器，根据二者的直径比可以得出每个脉冲周期所转动的距离，采集时间为8ms，有这两个数据便可计算出当前的四个车轮和车身速度。

参照图4所示，独立的CAN控制器SJA1000除89S52相关连接中所述以外，CS、VSS1、VSS2和VSS3都与GND连接；XTAL1和XTAL2连接晶振电路；VDD1、VDD2和VDD3都和VCC连接；TX0和6N137-T的IN2连接；RX1和电阻R10与R12的一端连接，电阻R10的另一端接VCC，电阻R12的另一端接地GND；RX0与6N137-R的OUT和电阻R19的一端相连接，电阻R19的另一端和VCC连接。6N137-T的VCC脚和EN脚都与VDD连接，并与电阻R13一端连接；电阻R13的另一端与OUT连接，并连接至82C250的TXD脚；GND脚和信号地连接。6N137-R的GND脚和GND连接；EN脚和VCC脚都与VCC连接；IN1脚接VDD；IN2脚接电阻R18一端，R18的另一端接82C250的RXD。82C250的GND脚接信号地；VCC脚和VDD连接；Rs脚接信号地；CANH脚接电阻R16的一端，R16的另一端接电阻R14的一端、电容C5的一端和二极管D1的负极，电容C5的另一端和二极管D1的正极都接信号地；CANL脚接电阻R17的一端，电阻R17的另一端接电容C6的一端、二极管D2的负极和电阻R14的另一端；电容C6的另一端和二极管D2的正极都接信号地；

参照图5所示，单片机工作过程如下：单片机初始化后进入等待状态，一旦接收到采集速度信号的命令就开外部中断0，则CPLD每10ms向单片机请求中断发送数据。若是外部中断1则分析命令是否是上位机要求采集速度数据，如果是则打开外部中断0，允许发送数据，如果不是则屏蔽外部中断0。

下位机与上位机通信选用CAN总线，选用飞利浦公司生产的独立CAN控制器SJA1000作为CAN通信主芯片(用单片机进行编程控制)。

本实用新型所选用转速传感器为型号为E6B2-CWZ3E的光电编码器。它的滚筒直径240mm，每圈有2000个脉冲。最高测量时速为40Km/h，故

Fmax＝40*1000*2000/(3600*3.14*0.240)＝29488Hz

采样间隔为10ms，最小测量频率100Hz，此时速度测量精度为：40×100/29488＝0.136Km/h使用CPLD的计数器功能进行数据采集，CPLD技术的原理简单来说就是数脉冲，每当来一个脉冲计数器计数值加1，由于每个周期都会有±1个脉冲的误差，所以测量的绝对误差为：±1÷8×1000÷29488×40＝±0.170Km/h相对误差为0.425％。

由此可以看出测量的精度较高，误差较小，实用性较强。

采集的数据是实时传输处理，在一个周期未完成时，上一个周期的数据已经处理完毕，并且周期间隔仅仅为10ms，在短短1秒的时间内就能采集百组数据，对于后期的处理分析提供了强大的数据支持。

最终电路板大小为150mm×75mm(电路板大小不到传统逻辑门集成电路的1/10)，集成度比较高。

经过理论分析以及多次试验，为将测量精度达到很高，实时性做到很好，而且不会发生数据丢失，最终选定测量周期为10ms，测量时间为8ms，传输时间为本周期剩余时间2ms。8ms测量时间可以做到测量精度为0.136Km/h，2ms也可以比较完美的完成数据传输(虽说第N周期的8ms测量时间也可以作为N-1周期的数据传输时间，但为了保证最后一周期的数据不丢失，还是在本周期内传输完毕比较合理)。周期的划分以及时间比的分割如果利用下位机CPU进行划分，则相对误差较大，最好的方法便是利用逻辑电路划分，误差基本可以忽略，故在硬件设计和选择种类的时候非常重要。

由于传统的逻辑门集成电路很难实现逻辑如此复杂的功能，而且即使实现也会占用很大的空间，并且容易受到外界影响，出于各方面因素考虑，决定选用CPLD(复杂可编程逻辑器件)来进行采集和定时模块的设计。一块芯片就可以很好的解决传统逻辑门集成电路的弊端，它的芯片I/O资源丰富，完全可以实现多路数据的并行采集，而且可以直接和下位机CPU通信，串行通信速度快，在有效时间内可以完成多路数据的串行传输(由于CPU的I/O资源限制，传输只能采用串行方式)。下位机CPU的选择比较多样，基本像单片机之类的CPU芯片都可以满足，为了经济划算，选用89S52系列单片机即可。

为保证下位机与上位机之间通信的实时性与安全性，我们选用CAN总线进行通信，实时性高，数据不会丢失。

这些技术难点解决，就完成了一个高精度，高实时性，高性价比的基于CAN总线的多路测频模块的开发。

Claims

1、基于CAN总线多路高精度测频模块，其特征在于，CPLD芯片与单片机连接，单片机与CAN通信模块连接，CAN通信模块连接PC机，其中可编程逻辑控制器CPLD芯片提供了五个外置接口(F0，F1，F2，F3，F4)，传感器由这五个接口连接至CPLD芯片，CPLD芯片与单片机相连。

2、根据权利要求1所述的基于CAN总线多路高精度测频模块，其特征在于，CPLD芯片采用EPM7128SLC84-15。

3、根据权利要求1所述的基于CAN总线多路高精度测频模块，其特征在于，CAN通信模块采用SJA1000作为CAN控制器，82C250作为CAN收发器。