CN201066913Y - 3g和4g终端休眠模式控制装置 - Google Patents

Abstract

本实用新型提出一种用于TD－SCDMA、Beyond 3G、4G终端的休眠模式控制装置。该休眠模式控制装置由手机数字基带中的微处理器CPU、时钟发生器、解调器的主定时器、通用定时器、休眠定时器、中断控制器、32KHz晶体振荡器、电压控制温度补偿晶体振荡器VCTCXO、键盘及通用异步收发器UART等部件构成。该休眠模式控制装置支持3G、4G移动通信时隙寻呼模式，其中包括实现时钟校准、进入休眠模式、休眠模式、退出休眠模式等机制。并且，该装置还采用了时钟握手机制，实现了进入休眠模式和退出休眠模式过程中的低、高频时钟间无干扰、快速、稳定的转换。

Description

3G和4G终端休眠模式控制装置

技术领域

本实用新型提出一种用于TD-SCDMA、B3G(Beyond 3G)、4G(第四代移动通信)终端的休眠模式控制装置，属移动通信技术制造领域。

背景技术

对于手机等采用电池供电的移动通信设备，通常要求其在不换电池的情况下，具备的待机时间和通话时间愈长愈好。这就要求上述设备在设计中必须解决好系统的功耗问题。系统的功耗与通信调制解调器的设计与使用、外部设备的设计和使用以及电源供电等方面密切相关。其中，移动设备在不工作情况下进入休眠模式是实现系统省电的最主要的技术之一。

对于大部分移动通信设备，在开机之后的大部分时间内系统处于无任何操作的空闲等待的状态。在多数情况下，系统处于空闲的时间甚至可以占到开机后时间的95％以上。在空闲等待的状态，移动通信设备只是在等待网络发来的寻呼指示、用户操作产生的中断信号，或者是等待定时地测量网络信号状况。在这个过程中，若让移动通信设备内部的大部分电路进入休眠状态，以及让有关的外部电路进入休眠状态，可以大大地降低移动通信设备的功耗。

并且，移动通信设备的功耗与其工作频率成正比，系统运行频率越高，电源功耗就会相应增大。为更好地降低功耗，在许多移动通信设备的内部集成了两套独立的时钟系统，即高速的主时钟和低速的副时钟，在不需要高速运行的情况下，可选用低速的副时钟，维持内部基本的定时要求。某些移动通信设备的主时钟也可通过功能寄存器来重新设定，在满足功能需要的情况下，按一定比例降低主时钟频率，以降低电源功耗。可在程序运行的过程中，通过软件对特殊功能寄存器赋值在线改变时钟频率，或进行主时钟和副时钟切换。

为降低功耗，通常移动通信设备都提供多种工作模式，当处于空闲时进入休眠模式，当有一个事件提出中断请求时，可以快速地返回到正常的运行模式，这样既可以保证系统节电，又不影响正常的工作。在休眠模式可以分别将数字基带的CPU和DSP、内部时钟、内部总线、晶振，以及模拟基带、射频收发信机等全部关闭，使移动通信设备的耗电降为最小。只有发生中断请求或复位时，系统被唤醒进入正常运行模式。

本实用新型提出一种新的基于32KHz时钟频率的休眠模式技术，实现休眠模式下较低的电源功耗，延长手机的待机时间。

发明内容：

一、系统构成

图1是本设计提出的用于TD-SCDMA、Beyond 3G、4G终端的休眠模式控制装置组成框图。该休眠模式控制装置由以下部件构成：

(1)手机数字基带中的微处理器ARM CPU(编号101)；(2)时钟发生器(102)；(3)解调器的主定时器(103)；(4)通用定时器(104)；(5)休眠定时器(105)；(6)中断控制器(106)；(7)32KHz晶体振荡器(107)；(8)电压控制温度补偿晶体振荡器VCTCXO(108)；(9)键盘及通用异步收发器UART(109)。对上述组成说明如下：

(1)CPU 101与时钟发生器102、中断控制器106、电压控制温度补偿晶振VCTCXO 108、休眠定时计数器105、主定时器103、DSP之间存在接口进行通信。其中：1)CPU 101可对休眠定时计数器105内的全部休眠时间进行编程；2)CPU 101可关闭VCTCXO 108；3)中断控制器106可以唤醒处于休眠模式中的CPU 101；4)CPU 101使用来自时钟发生器102的时钟；5)CPU 101可发中断给中断控制器106；6)CPU 101可发指令给时钟发生器102和主定时器103，使其进入休眠模式；7)CPU 101可读出时钟发生器102中低频时钟的校准时间；8)CPU 101可撤消时钟发生器中的休眠指令。

(2)时钟发生器102与CPU 101、主定时器103、32KHz晶体振荡器107、电压控制温度补偿晶振VCTCXO 108、休眠定时器105、DSP之间存在接口进行通信。其中：1)时钟发生器102为CPU 101提供工作时钟；2)CPU 101可发指令给时钟发生器102，使其进入休眠模式；3)时钟发生器102向CPU 101提交低频时钟的校准时间；4)时钟发生器102可向主定时器103发送休眠信号；5)主定时器103可向时钟发生器102发送休眠请求；6)时钟发生器102可使休眠定时器105开始工作；7)时钟发生器102为主定时器103提供工作时钟；8)时钟发生器102也为通用定时器104、休眠定时器105、DSP及其它外设提供工作时钟。

(3)主定时器103与CPU 101、时钟发生器102、DSP之间存在接口进行通信。其中：1)主定时器103使用来自时钟发生器102的工作时钟；2)CPU 101可发指令给主定时器103，使其进入休眠模式；3)时钟发生器102可向主定时器103发送休眠信号；4)主定时器103可向时钟发生器发送休眠请求；5)DSP可以通过提前或者延缓主定时器103来调整频率误差。

(4)通用定时器104与时钟发生器102、中断控制器106之间存在接口进行通信。其中：1)通用定时器104使用来自时钟发生器102的工作时钟；2)通用定时器104可向中断控制器106发中断。

(5)休眠定时器105与CPU 101、时钟发生器102、中断控制器106之间存在接口进行通信。其中：1)CPU 101可对休眠定时计数器105内的全部休眠时间进行编程；2)时钟发生器102可发信号给休眠定时器105，使之开始和停止工作；3)时钟发生器102也为休眠定时器105提供工作时钟；4)休眠定时器可向中断控制器106发中断；5)CPU101可通过读休眠定时器得到全部休眠时间。

(6)中断控制器106与CPU 101、主定时器103、通用定时器104、休眠定时器105、VCTCXO 108、键盘及UART等外设109之间存在接口进行通信。其中：1)键盘109或者休眠定时器105可向中断控制器106发中断；2)中断控制器106可激活处于休眠模式的VCTCXO 108开始工作；3)中断控制器106可唤醒处于休眠模式的CPU 101；4)通用定时器104可向中断控制器106发中断；5)CPU 101可向中断控制器106发中断；6)主定时器向中断控制器106发送供给操作系统的10毫秒中断。

(7)32KHz晶体振荡器107与时钟发生器102之间存在接口，为时钟发生器102提供32KHz时钟源。

(8)VCTCXO 108与CPU 101、时钟发生器102、中断控制器106之间存在接口进行通信。其中：1)VCTCXO 108为时钟发生器102提供高速时钟源；2)中断控制器106可激活处于休眠模式的VCTCXO 108开始工作；3)CPU 101可控制使VCTCXO处于禁用状态。

(9)键盘及UART等外设109与中断控制器106之间存在接口进行通信，其键盘及UART等外设109可向中断控制器106发中断。

为实现手机在休眠模式下的较低功耗，要使用32KHz时钟作为键盘和手机系统时间计时器在休眠模式下的工作时钟。并且，精确地维护(3G、4G移动通信)时隙寻呼模式下的手机系统时间，对无遗漏地接收时隙寻呼至关重要。时隙寻呼模式可分为以下四个阶段：校准、进入休眠模式、休眠模式、退出休眠模式。

在获得与网络系统的同步后，需通过软件开始校准手机的系统时间。假如使用32.768KHz的晶振(误差为20ppm)，建议的最短校准时间为500ms。32KHz时钟自由运行，而且该时钟也可以被用于每日时间刷新。

二、休眠控制操作过程

1.进入休眠模式

在校准结束后手机应进入休眠模式，CPU 101将控制时钟发生器102进入休眠状态。以下为进入休眠模式的控制握手步骤：

(1)CPU 101对休眠定时计数器105内的全部休眠时间进行编程；

(2)时钟发生器102在16.384KHz时钟脉冲上升沿向主定时器103发送休眠信号；

(3)主定时器103应以码片速率对最短及最长的PN码率进行更新。然后将主定时器103休眠请求MSTR_SLEEP_REQ信号发回至时钟发生器102。

(4)时钟发生器102应将工作时钟(cx16(16倍码片速率时钟)/CK_16.384KHz(16.384KHz低速时钟))降低到低速时钟，并且将主定时器103休眠生成信号MSTR_SLEEP_GNT发送至主定时器103。时钟发生器102应将时钟频率从cx16(16倍码片速率时钟)转换至CK_16.384KHz(16.384KHz低速时钟)。同时时钟发生器102应使休眠定时器105工作。CPU 101应可以使用16.384KHz的时钟速率。

(5)主定时器应切换至休眠模式，并设置短PN码、长PN码、帧序号，按每个时钟周期(2*Rrate个PN码片)进行更新。

(6)CPU 101关闭VCTCXO 108。

(7)移动设备/终端进入休眠模式。

2.休眠模式

在休眠模式下，大部分硬件模块应停止工作。以下为保持工作的硬件模块：

(1)主定时器103的一部分；(2)时钟发生器102的一部分；(3)休眠定时器105；(4)键盘或UART等外设109。主定时器103应以16.384KHz的时钟速率、每时钟周期2*Rrate个PN码片，对长、短PN码及帧序号进行更新。时钟发生器102应向主定时器103提供16.384KHz的时钟；休眠定时器105应通过使用“累加”计数器对整个休眠周期进行跟踪(对计算VCTCXO 108预热时间和休眠时间到期后设置时间来说，使用累加计数器非常重要)。CPU 101的中断控制器109应以约250Hz的时钟速率保持监视休眠模式下的键盘或UART等外设109活动。

3.退出休眠模式

键盘或UART等外设109以及休眠定时器105产生的中断将自动激活VCTCXO 108开始工作并唤醒CPU 101。以下为退出休眠模式所必需的步骤：

(1)当出现键盘或UART等外设109，或者休眠定时器105产生的中断时，CPU 101应至少等待10毫秒直至VCTCXO 108稳定。在此过程中CPU 101继续工作在32KHz时钟。(2)CPU 101应删除休眠指令。时钟发生器102应等待16.384KHz时钟脉冲的上升沿后将解调器时钟节点切换至cx16(16倍码片速率时钟)时钟频率。同时时钟发生器应使主定时器103休眠生成信号MSTR_SLEEP_GNT无效，CPU 101工作在正常时钟频率(16.4MHz，19.68MHz或者24.6MHz)。(3)休眠定时器105应因为停用主定时器103休眠生成信号MSTR_SLEEP_GNT而无效。CPU 101应通过读休眠定时器105得到全部休眠时间。CPU 101应计算出估计的频率误差并将相关信息发送至DSP。(4)DSP可以通过提前或者延缓主定时器103来调整频率误差。(5)启动搜索器。(6)指配接收机参数，例如Rake接收机的耙指(Finger)，接收寻呼消息。

三、解调器主定时器说明

1.解调器主定时器103的构成

如图2所示，解调器主定时器103由以下部件构成：

(1)手机数字基带中的DSP(数字信号处理器)(编号201)；(2)休眠控制器(202)；(3)分频器(203)；(4)主校正值寄存器(204)；(5)短PN码序号计数器(205)；(6)长PN码LFSR(线性反馈移位寄存)状态存储器(206)；(7)长PN掩码生成器(207)；(8)ROM或可编程逻辑阵列PLA(208)；(9)PCG及帧指示器(209)。对上述组成说明如下：

(1)DSP201与主校正值寄存器204、分频器203、长PN掩码生成器207之间存在接口进行通信。其中：1)DSP 201可将计数校正值写入主校正值寄存器204；2)DSP 201可将分频器203的提前或延迟值写入分频器203；3)长PN掩码生成器207可将长PN掩码发送给DSP 201。

(2)休眠控制器202与分频器203、短PN码序号计数器205、外部的时钟生成器102、长PN掩码生成器207之间存在接口进行通信。其中：1)休眠控制器202可接收来自分频器203输出的码片速率时钟信号chipx1；2)休眠控制器202可发使能信号给短PN码序号计数器205和长PN掩码生成器207；3)休眠控制器202可接收外部时钟发生器102发送的休眠信号；4)休眠控制器202可向时钟发生器发送休眠请求；5)休眠控制器202可接收外部时钟发生器102发送的休眠生成信号。

(3)分频器203与外部时钟发生器102、PCG及帧指示器209、休眠控制器202、DSP 201之间存在接口进行通信。其中：1)分频器203接收来自时钟发生器102的工作时钟；2)分频器203可接收DSP 201写入分频器203的提前或延迟值；3)分频器203可为PCG及帧指示器209、休眠控制器202提供码片速率时钟chipx1。

(4)主校正值寄存器204与DSP201、短PN码序号计数器205、PCG及帧指示器209之间存在接口进行通信。其中：1)主校正值寄存器204接收并寄存来自DSP 201的计数校正值；2)主校正值寄存器204将计数校正值发给短PN码序号计数器205和PCG及帧指示器209。

(5)短PN码序号计数器205与主校正值寄存器204、外部时钟发生器102、休眠控制器202、外部的搜索器、外部的耙指接收机、外部的解调器之间存在接口进行通信。其中：1)短PN码序号计数器205接收来自主校正值寄存器204的计数校正值；2)短PN码序号计数器205接收来自外部时钟发生器102的工作时钟；3)短PN码序号计数器205接收来自休眠控制器202的使能信号；4)短PN码序号计数器205可向外部的搜索器、外部的耙指接收机、外部的解调器发送短PN码序号。

(6)长PN码LFSR状态存储器206与外部时钟发生器102、休眠控制器202、ROM或可编程逻辑阵列PLA208之间存在接口进行通信。其中：1)长PN码LFSR状态存储器206接收来自外部时钟发生器102的工作时钟；2)长PN码LFSR状态存储器206接收来自休眠控制器202的使能信号；3)长PN码LFSR状态存储器206可发送长PN码LFSR状态给ROM或可编程逻辑阵列PLA208；4)长PN码LFSR状态存储器206可接收来自ROM或可编程逻辑阵列PLA208的输出。

(7)长PN掩码生成器207与长PN码LFSR状态存储器206、DSP201之间存在接口进行通信。其中：1)长PN掩码生成器207接收来自长PN码LFSR状态存储器206输出的长PN码LFSR状态；2)长PN掩码生成器207可发送长PN掩码给DSP201。

(8)ROM或可编程逻辑阵列PLA208与长PN码LFSR状态存储器206之间存在接口进行通信。其中：1)ROM或可编程逻辑阵列PLA208接收来自长PN码LFSR状态存储器206输出的长PN码LFSR状态；2)ROM或可编程逻辑阵列PLA208可向长PN码LFSR状态存储器206输出。

(9)PCG及帧指示器209与分频器203、主校正值寄存器204、外部时钟发生器102之间存在接口进行通信，其中：1)PCG及帧指示器209可接收来自分频器203输出的码片速率时钟信号chipx1；2)PCG及帧指示器209接收来自主校正值寄存器204的计数校正值；3)PCG及帧指示器209接收来自外部时钟发生器102的工作时钟。

2.主定时器103工作原理

在正常操作中，短PN码序号和长PN码状态都要以码片速率chip1x或cx1(码片速率时钟)操作。从chip1x(码片速率时钟)到32.768KHz之间的比率记作为Rrate。在休眠模式下使用32.768KHz时钟速率，在每32KHz时钟周期中无论长短PN码都能前移Rrate个码片。当Rrate码片不是整数时，可使用32KHz的二分之一，即16.384KHz(2*Rrate码片)速率更新CDMA(或3G、4G)系统时间。也就是说在频率为16.384Hz的每个时钟周期中，长短PN码都应前移2*Rrate码片。在正常操作过程中，应当根据码片速率对符号和帧序号进行更新(在目前设计中是通过使用符号速率更新符号和帧序号)。而在休眠模式操作过程中，符号和帧序号应当每2*Rrate码片更新一次。在时钟切换进入休眠模式时，低频时钟上升沿比最后一次快速时钟更新延迟约2*Rrate码片。在时钟切换退出休眠模式时，应在休眠模式结束时的最后一个低频时钟上升沿更新2*Rrate码片。

3.休眠控制器

为使切换时间PN码误差最小化，使用一个监视高频时钟时间位置的状态机，以控制码片速率与低频之间的接口。在切换至低频时钟之前，码片速率使能发信号至时钟发生器102，表明主定时器103已经可以进入休眠模式。切换时间应小于单个码片时间。

该模块应添加至时钟发生器102的接口。在收到时钟发生器102发送的休眠指令后，休眠控制器202将对最后一个chipx1进行监控，并立即将休眠请求发送至时钟发生器102。当该请求得到时钟发生器102认可后，长PN码和短PN码都能一直被激活。同时控制2*Rrate码片加载的逻辑也应被激活。

4.短PN码序号

为使切换时间PN码误差最小化，使用一个监视高频时钟位置的状态机，以控制码片速率与低频之间的接口。在切换至低频时钟之前，码片速率使能发信号至时钟发生器102，表明主定时器103已经可以进入休眠模式。切换时间应小于单个码片时间。

该模块应添加至时钟发生器102的接口。在收到时钟发生器102发送的休眠指令后，休眠控制器202将对最后一个chipx1进行监控，并立即将休眠请求发送至时钟发生器102。当该请求得到时钟发生器102认可后，长PN码和短PN码都能一直被激活。同时控制2*Rrate码片加载的逻辑也应被激活。

5.长PN码状态

长PN码通过LFSR(线性反馈线性反馈移位寄存)方式实现。图7给出采用LFSR实现长PN码的一个例子。图7是采用LFSR实现CDMA技术标准中定义的长PN状态的多项式。

$S(n+1)=\left[\begin{array}{c}{s}_{42}(n+1)\\ s_{41}(n+1)\\ .\\ .\\ s_2(n+1)\\ s_1(n+1)\end{array}\right]\text{=}\left[\begin{array}{cccccccc}{g}_{41}& 1& 0& .& .& .& 0& 0\\ g_{40}& 0& 1& & & & 0& 0\\ .& .& & & & & .& .\\ .& .& & & & & .& .\\ g_1& 0& 0& .& .& .& 0& 1\\ g_0& 0& 0& .& .& .& 0& 0\end{array}\right]\left[\begin{array}{c}{s}_{42}\left(n\right)\\ s_{41}\left(n\right)\\ .\\ .\\ s_2\left(n\right)\\ s_1\left(n\right)\end{array}\right]=G\·S\left(n\right)$

$p\left(x\right)=\underset{k=0}{\overset{42}{\mathrm{\Σ}}}{g}_4\·x^k=\begin{array}{c}{x}^{42}+x^{35}+x^{33}+x^{31}+x^{27}+x^{26}+x^{25}+x^{22}+x^{21}+x^{19}+x^{18}+x^{17}+x^{16}+\\ x^{10}+x^7+x^6+x^5+x^3+x^2+x^1+1\end{array}$

S(n-m)＝G^-m·S(n)

S(n+m)＝G^m·S(n)

对于图7描述的情况，在时刻n的写成矢量形式S(n)的42个寄存器的状态，可以表示为：

其中g(k)在CDMA技术标准中定义如下：

从另一方面看，既然转移矩阵G仅仅由固定的多项式p(x)决定，并且永远为满秩状态，我们可以直接从S(n)中计算出S(n-m)或者S(n+m)值(其中m为正整数)。

从以上信息可以看出，可以用每16.384KHz时钟周期加载到LFSR的G环回查表提前LFSR的2*Rrate码片。因此需设计出控制加载过程的状态机来加载LFSR状态。

6.PCG以及帧指示器

通用定时器(GPT)104主要用于跟踪CDMA(以及3G或4G)帧定时。该定时由主定时器103控制。为了简化采用32KHz时钟实现方案的接口，主定时器103应当发送10ms的Tick以及同步获取信号至CPU 101。该10ms tick不在休眠模式下产生。

四、时钟发生器操作过程

1.时钟发生器102的构成，如图3所示，时钟发生器102由以下部件构成：(1)握手单元(编号301)；(2)锁相环PLL(302)；(3)校准单元(303)；(4)复用器(304)；(5)复用器(305)；(6)复用器(306)；(7)复用器(307)；(8)脉冲吞没控制器(308)；(9)除法单元(309)；(10)分频器(310)；(11)压控温度补偿晶体振荡器VCTCXO(108)；(12)32KHz晶体振荡器(107)；(13)模拟基带BBA(313)。对上述组成说明如下：

(1)握手单元301与复用器305、脉冲吞没控制器308、除法单元309、分频器310、压控温度补偿晶体振荡器VCTCXO 108、外部解调器主定时器103、休眠定时器105之间存在接口进行通信。其中：1)握手单元301接收来自VCTCXO 108的时钟；2)握手单元301接收来自分频器310的时钟；3)握手单元301输出控制信号给复用器305、脉冲吞没控制器308、除法单元309；4)握手单元301接收来自外部解调器主定时器103的休眠请求信号；5)握手单元301发送休眠信号给外部解调器主定时器103；6)握手单元301发送休眠信号给外部解调器主定时器103和休眠定时器。

(2)锁相环PLL302与复用器304、复用器305、除法单元309之间存在接口进行通信。其中：1)锁相环PLL302接收来自复用器304输出的高速时钟信号；2)锁相环PLL302输出倍速时钟信号给复用器305、除法单元309。

(3)校准单元303与VCTCXO 108、分频器310之间存在接口进行通信。其中：1)校准单元303接收来自VCTCXO 108的时钟信号；2)校准单元303接收来自分频器310的时钟信号。

(4)复用器304与模拟基带BBA 313、VCTCXO 108、锁相环PLL 302之间存在接口进行通信。其中：1)复用器304接收来自模拟基带BBA 313的时钟信号；2)复用器304接收来自VCTCXO 108的时钟信号；3)复用器304向锁相环PLL302输出时钟信号。

(5)复用器305与握手单元301、锁相环PLL302、脉冲吞没控制器308、外部的调制器之间存在接口进行通信。其中：1)复用器305接收来自锁相环PLL302的倍速时钟；2)复用器305接收来自握手单元301的时钟信号；3)复用器305可向外部的调制器输出时钟信号；4)复用器305接收来自脉冲吞没控制器308的控制信号。

(6)复用器306与分频器310、压控温度补偿晶体振荡器VCTCXO 108、32KHz晶体振荡器107之间存在接口进行通信。其中：1)复用器306接收来自VCTCXO 108的时钟信号；2)复用器306接收来自32KHz晶体振荡器107的时钟信号；3)复用器306向分频器310输出时钟信号。

(7)复用器307与除法单元309、压控温度补偿晶体振荡器VCTCXO 108、32KHz晶体振荡器107、外部数字基带的CPU 101之间存在接口进行通信。其中：1)复用器307接收来自除法单元309输出的时钟信号；2)复用器307接收来自VCTCXO 108输出的时钟信号；3)复用器307接收来自32KHz晶体振荡器107输出的时钟信号；4)复用器307向外部数字基带的CPU 101输出时钟信号。

(8)脉冲吞没控制器308与握手单元301、复用器305之间存在接口进行通信。其中：1)脉冲吞没控制器308接收来自握手单元301输出的时钟信号；2)脉冲吞没控制器308向复用器305输出控制信号。

(9)除法单元309与锁相环PLL302、握手单元301、外部数字基带DSP及其外设201、复用器307之间存在接口进行通信，其中：1)除法单元309接收来自锁相环PLL302输出的时钟信号；2)除法单元309接收来自握手单元301的时钟信号；3)除法单元309向外部数字基带DSP及其外设201输出时钟信号；4)除法单元309向复用器307输出时钟信号。

(10)分频器310与复用器306、握手单元301之间存在接口进行通信，其中：1)分频器310接收来自复用器306输出的时钟信号；2)分频器310向握手单元301输出时钟信号。

(11)压控温度补偿晶体振荡器VCTCXO 108与模拟基带BBA313、复用器304、握手单元301、复用器306、复用器307之间存在接口进行通信，其中：1)VCTCXO 108向模拟基带BBA313输出时钟信号；2)VCTCXO 108向复用器304输出时钟信号；3)VCTCXO108向握手单元301输出时钟信号；4)VCTCXO 108向复用器306输出时钟信号；5)VCTCXO108向复用器307输出时钟信号。

(12)32KHz晶体振荡器107与复用器306、复用器307之间存在接口进行通信，其中：1)32KHz晶体振荡器107向复用器306输出时钟信号；2)32KHz晶体振荡器107向复用器307输出时钟信号。

(13)模拟基带BBA313与压控温度补偿晶体振荡器VCTCXO 108、复用器304之间存在接口进行通信，其中：1)模拟基带BBA313接收来自VCTCXO 108输出的时钟信号；2)模拟基带BBA313向复用器304输出时钟信号。

时钟发生器102应提供在AFC时钟源和休眠时钟(16KHz)之间的时钟校准。在进入休眠模式之前，时钟发生器102应完成时钟校准，并向CPU101提交频率误差数据。CPU101应发指令给时钟发生器102和主定时器103，使其进入休眠模式。时钟发生器102应在16KHz时钟脉冲的下降沿切换到低频时钟。由CPU控制使VCTCXO(电压控制温度补偿晶体振荡器)108处于禁用状态。此时启用休眠定时器105跟踪低频时钟的休眠时间。时钟发生器102产生休眠模式的以下部件时钟：键盘109、主定时器103以及休眠定时器105。在高低频时钟转换过程中不允许有假信号。

休眠过程中的任何CPU中断都能激活VCTCXO(电压控制温度补偿晶体振荡器)108。CPU101应将频率误差信息发送至DSP201。DSP201将会通过提前/延迟功能来校正主定时器103中的频率误差。

特别强调的是通用定时器(GPT)104不再用于跟踪CDMA(以及3G或4G)帧定时。这样的话GPT 104将是真正意义上的通用定时器。

2.振荡器频率校准

32KHz晶体不如19MHz的VCTCXO(电压控制温度补偿晶体振荡器)精确。为了跟踪32KHz晶体频率偏差以在退出休眠模式时校正CDMA(以及3G或4G)系统时间，经常进行校准就变得非常必要。在开始校准前，CPU101应通过加载一个标称以NSLOW_PER_CAL的寄存器确定用低频时钟(16KHz)周期数表示的校准时间。如果N设置在该寄存器中，校准将会持续N*256个低频时钟周期。校准单元303将会在低频时钟激活后的第一个脉冲边沿开始对VCTCXO周期进行计数。在校准结束时，高频时钟周期的计数结果将会储存在另一个标称以NFAST_PER_CAL的寄存器中，该寄存器可以被CPU 101读取。CPU 101可以将这些信息传递到解调器主定时器103，用于休眠唤醒时纠正CDMA(以及3G或4G)系统时间。测量的低频时钟周期可通过以下关系式推算：

NSLOW_PER_CAL*256*Tslow＝NFAST_PER_CAL*Tfast+Tfast

其中Tslow为低频时钟周期，Tfast为高频时钟周期。NSLOW_PER_CAL寄存器为16位整型寄存器，而NFAST_PER_CAL寄存器为32位整型寄存器。以下图4所示的校准定时示意图有助于更好地理解其中的操作过程。其中的nslow_reg[23:8]就是前面提到的NSLOW_PER_CAL，在每次校准前应由CPU 101设置。在校准结束前，nfast_count[31:0]的内容就是上面提到过的NFAST_PER_CAL，由CPU 101读取用于频率校正。

3.时钟握手

低、高频时钟间无干扰、快速、稳定的转换是低频休眠模式运转的成功关键。VCTCXO时钟为用于“握手”单元操作的主时钟。用这种方式可使在确定数目的VCTCXO周期内转换的不确定性降到最低。

以下为关于时钟握手的详细描述。在进入休眠模式时，CPU 101会首先向时钟发生器102发出休眠指令(ARM_SLEEP)。然后时钟发生器102一直会等到检测出第一个到达的16KHz时钟的上升沿后将休眠指令(MSTR_SLEEP)发送至解调器主定时器103。主定时器103在其最后一个PN码按码片速率更新以后发回休眠请求(MSTR_SLEEP_REQ)。一旦时钟发生器102接收到MSTR_SLEEP_REQ，时钟发生器102将停用发送给解调器的cx16(16倍码片速率时钟)时钟，并使其保持为低。时钟发生器102将把MSTR_SLEEP_GNT同时发送至解调器DEMOD主定时器103和CPU休眠定时器105。然后时钟发生器102在16KHz时钟的第一个下降沿将调制器时钟频率切换至低频时钟频率。随后CPU将其时钟切换至32.768KHz，并切断VCTCXO电源，最后使它自己也进入休眠状态。图5是进入休眠模式定时示意图。

在休眠模式中，来自键盘109或者休眠定时器105的中断都会激活VCTCXO 108，并启动CPU 101。在VCTCXO 108频率稳定后，CPU 101将其时钟频率切换回正常时钟频率，并撤消时钟发生器102中的休眠指令。时钟发生器102会等到16KHz时钟的第一个上升沿，然后使调制器时钟(现在为16KHz)为低。此时MSTR_SLEEP_GNT被停用，同时激活cx16(16倍码片速率时钟)时钟频率发送给调制器。图6是退出休眠模式定时示意图。

休眠时间被定义为MSTR_SLEEP_GNT处于激活状态(高电平)的时间。在MSTR_SLEEP_GNT处于激活状态过程中，休眠定时器将一直按16KHz频率计数。

为对低/高频时钟组合提供最大程度的灵活性，我们将支持四种不同的时钟模式。在时钟转换过程中，最多会出现3个异步时钟，其中，正常模式的cx16(16倍码片速率时钟)调制器时钟是来自BBA 313通过PLL 302产生的时钟。由于上述原因，必须对握手单元进行仔细设计。此外由于我们仍然需要在特定时钟模式下对VCTCXO 108进行分频以提供cx1(码片速率时钟)低频时钟速率，因此时钟握手单元301不能再采用32KHz与19MHz之间特定的比率。

4.VCTCXO硬件启用

在从休眠模式中唤醒后，CPU 101必须尽可能快地切换回正常速率。因为到VCTCXO 108稳定需要一段预热时间，VCTCXO 108必须在休眠模式下用来自于硬件无屏蔽中断来加电，以此来减少等待时间。出于安全的考虑只能由CPU 101来停用VCTCXO 108，但可由CPU 101或硬件中断的二者之一来激活。

五、通用定时器

在16KHz休眠时钟配置中，通用定时器(GPT)104将不再用于维护CDMA(以及3G或4G)符号计数以及帧定时。主要是由于按照目前设计在退出16KHz休眠模式后，主定时器103和同步通用时钟会产生低效和冗余现象。所以采用主定时器103替代来承担向CPU101发送供给操作系统的10毫秒中断的任务。在通用定时器104和主定时器103之间没有硬件接口信号。此时源自于时钟发生器102的通用定时器将真正发挥其作用。它的时钟频率是可以在时钟发生器102配置的，并且可根据工作情况设置于最为合适的时钟频率。因此它具有自己的发给CPU中断控制器106的中断。

六、休眠模式定时器

休眠模式定时器(SMT)105仅在休眠模式下工作，即当来自时钟发生器102的MSTR_SLEEP_GNT信号处于高电平时。它主要由一个累加计数器和一个门限寄存器组成。24位计数器时钟来自时钟发生器102，频率为16.384KHz。门限寄存器用于保存预期的，以16.384KHz时钟周期计算的休眠时间。

在进入休眠模式之前，CPU 101应在门限寄存器中设置好预期休眠时间。然后通过激活SMT 105对计数电路进行复位。但是计数器进在MSTR_SLEEP_GNT处于高电平时才开始计数。当计数器到达计数门限时，一个中断将会发送至中断控制器106。此时，计数器将继续计数，直至MSTR_SLEEP_GNT变为低电平。休眠模式定时器105中的最终计数结果代表在16.384KHz休眠模式中主定时器103所花费的所有时间。CPU101在退出休眠模式后将读回计数器中储存的数值。该数值用于校正主定时器103中的CDMA(及3G或4G)系统时间。最后CPU 101停用SMT 105并对SMT 105进行复位。

七、中断控制器

应当对当前CPU子系统中的中断控制器106进行扩展，以增加最少两个或更多的上述提到的中断源。换句话说通用定时器104和休眠模式定时器105应有各自的中断，而不是共享一个。此外，主定时器103帧指示器中的Tick则直接来自于主定时器103，而不是通用定时器104。

附图说明

图1是休眠模式控制装置组成框图。

图2是解调器主定时器的构成框图。

图3是时钟发生器的构成框图。

图4是校准定时示意图。

图5是进入休眠模式定时示意图。

图6是退出休眠模式定时示意图。

图7是采用LFSR实现长PN码的特例。

表1是图4所示的校准定时示意图中的信号说明。

表2是图5所示进入休眠模式定时示意图中的信号说明。

表3是图6所示退出休眠模式定时示意图中的信号说明。

具体实施方式

实施例1：图1是本设计提出的用于TD-SCDMA、Beyond 3G、4G终端的休眠模式控制装置组成框图。该休眠模式控制装置由以下部件构成：(1)手机数字基带中的微处理器ARM CPU--101；(2)时钟发生器102；(3)解调器的主定时器103；(4)通用定时器104；(5)休眠定时器105；(6)中断控制器106；(7)32KHz晶体振荡器107；(8)电压控制温度补偿晶体振荡器VCTCXO--108；(9)键盘及通用异步收发器UART--109。其连接关系详见附图1。现对上述组成说明如下：

(1)CPU 101与时钟发生器102、中断控制器106、电压控制温度补偿晶振VCTCXO 108、休眠定时计数器105、主定时器103、DSP之间存在接口进行通信。其中：1)CPU 101可对休眠定时计数器105内的全部休眠时间进行编程；2)CPU 101可关闭VCTCXO 108；3)中断控制器106可以唤醒处于休眠模式中的CPU 101；4)CPU 101使用来自时钟发生器102的时钟；5)CPU 101可发中断给中断控制器106；6)CPU 101可发指令给时钟发生器102和主定时器103，使其进入休眠模式；7)CPU 101可读出时钟发生器102中低频时钟的校准时间；8)CPU 101可撤消时钟发生器中的休眠指令。

(2)时钟发生器102与CPU 101、主定时器103、32KHz晶体振荡器107、电压控制温度补偿晶振VCTCXO 108、休眠定时器105、DSP之间存在接口进行通信。其中：1)时钟发生器102为CPU 101提供工作时钟；2)CPU 101可发指令给时钟发生器102，使其进入休眠模式；3)时钟发生器102向CPU 101提交低频时钟的校准时间；4)时钟发生器102可向主定时器103发送休眠信号；5)主定时器103可向时钟发生器102发送休眠请求；6)时钟发生器102可使休眠定时器105开始工作；7)时钟发生器102为主定时器103提供工作时钟：8)时钟发生器102也为通用定时器104、休眠定时器105、DSP及其它外设提供工作时钟。

(3)主定时器103与CPU 101、时钟发生器102、DSP之间存在接口进行通信。其中：1)主定时器103使用来自时钟发生器102的工作时钟；2)CPU 101可发指令给主定时器103，使其进入休眠模式；3)时钟发生器102可向主定时器103发送休眠信号：4)主定时器103可向时钟发生器发送休眠请求；5)DSP可以通过提前或者延缓主定时器103来调整频率误差。

(4)通用定时器104与时钟发生器102、中断控制器106之间存在接口进行通信。其中：1)通用定时器104使用来自时钟发生器102的工作时钟；2)通用定时器104可向中断控制器106发中断。

(5)休眠定时器105与CPU 101、时钟发生器102、中断控制器106之间存在接口进行通信。其中：1)CPU 101可对休眠定时计数器105内的全部休眠时间进行编程；2)时钟发生器102可发信号给休眠定时器105，使之开始和停止工作；3)时钟发生器102也为休眠定时器105提供工作时钟：4)体眠定时器可向中断控制器106发中断；5)CPU 101可通过读休眠定时器得到全部休眠时间。

(6)中断控制器106与CPU 101、主定时器103、通用定时器104、休眠定时器105、VCTCXO 108、键盘及UART等外设109之间存在接口进行通信。其中：1)键盘109或者休眠定时器105可向中断控制器106发中断；2)中断控制器106可激活处于休眠模式的VCTCXO 108开始工作；3)中断控制器106可唤醒处于休眠模式的CPU 101；4)通用定时器104可向中断控制器106发中断；5)CPU 101可向中断控制器106发中断；6)主定时器向中断控制器106发送供给操作系统的10毫秒中断。

(7)32KHz晶体振荡器107与时钟发生器102之间存在接口，为时钟发生器102提供32KHz时钟源。

(8)VCTCXO 108与CPU 101、时钟发生器102、中断控制器106之间存在接口进行通信。其中：1)VCTCXO 108为时钟发生器102提供高速时钟源；2)中断控制器106可激活处于休眠模式的VCTCXO 108开始工作；3)CPU 101可控制使VCTCXO处于禁用状态。

(9)键盘及UART等外设109与中断控制器106之间存在接口进行通信，其键盘及UART等外设109可向中断控制器106发中断。

实施例2：为实现手机在休眠模式下的较低功耗，要使用32KHz时钟作为键盘和手机系统时间计时器在休眠模式下的工作时钟。并且，精确地维护(3G、4G移动通信)时隙寻呼模式下的手机系统时间，对无遗漏地接收时隙寻呼至关重要。时隙寻呼模式可分为以下四个阶段：校准、进入休眠模式、休眠模式、退出休眠模式。

在获得与网络系统的同步后，需通过软件开始校准手机的系统时间。假如使用32.768KHz的晶振(误差为20ppm)，建议的最短校准时间为500ms。32KHz时钟自由运行，而且该时钟也可以被用于每日时间刷新。

体眠控制操作过程如下：

1.进入休眠模式

在校准结束后手机应进入休眠模式，CPU 101将控制时钟发生器102进入休眠状态。以下为进入休眠模式的控制握手步骤：

(1)CPU 101对休眠定时计数器105内的全部休眠时间进行编程；

(2)时钟发生器102在16.384KHz时钟脉冲上升沿向主定时器103发送休眠信号；

(3)主定时器103应以码片速率对最短及最长的PN码率进行更新。然后将主定时器103休眠请求MSTR_SLEEP_REQ信号发回至时钟发生器102。

(4)时钟发生器102应将工作时钟(cx16(16倍码片速率时钟)/CK 16.384KHz(16.384KHz低速时钟))降低到低速时钟，并且将主定时器103休眠生成信号MSTR_SLEEP_GNT发送至主定时器103。时钟发生器102应将时钟频率从cx16(16倍码片速率时钟)转换至CK_16.384KHz(16.384KHz低速时钟)。同时时钟发生器102应使休眠定时器105工作。CPU 101应可以使用16384KHz的时钟速率。

(5)主定时器应切换至休眠模式，并设置短PN码、长PN码、帧序号，按每个时钟周期(2*Rrate个PN码片)进行更新。

(6)CPU 101关闭VCTCXO 108；

(7)移动设备/终端进入休眠模式。

2.休眠模式

在休眠模式下，大部分硬件模块应停止工作。以下为保持工作的硬件模块：(1)主定时器103的一部分；(2)时钟发生器102的一部分；(3)休眠定时器105；(4)键盘或UART等外设109。

主定时器103应以16.384KHz的时钟速率、每时钟周期2*Rrate个PN码片，对长、短PN码及帧序号进行更新。时钟发生器102应向主定时器103提供16.384KHz的时钟；休眠定时器105应通过使用“累加”计数器对整个休眠周期进行跟踪(对计算VCTCXO 108预热时间和休眠时间到期后设置时间来说，使用累加计数器非常重要)。CPU 101的中断控制器109应以约250Hz的时钟速率保持监视休眠模式下的键盘或UART等外设109活动。

3.退出休眠模式

键盘或UART等外设109以及休眠定时器105产生的中断将自动激活VCTCXO 108开始工作并唤醒CPU 101。以下为退出休眠模式所必需的步骤：

(1)当出现键盘或UART等外设109，或者休眠定时器105产生的中断时，CPU 101应至少等待10毫秒直至VCTCXO 108稳定。在此过程中CPU 101继续工作在32KHz时钟。

(2)CPU 101应删除休眠指令。时钟发生器102应等待16.384KHz时钟脉冲的上升沿后将解调器时钟节点切换至cx16(16倍码片速率时钟)时钟频率。同时时钟发生器应使主定时器103休眠生成信号MSTR_SLEEP_GNT无效，CPU 101工作在正常时钟频率(16.4MHz，19.68MHz或者24.6MHz)。

(3)休眠定时器105应因为停用主定时器103休眠生成信号MSTR_SLEEP_GNT而无效。CPU 101应通过读休眠定时器105得到全部休眠时间。CPU 101应计算出估计的频率误差并将相关信息发送至DSP。

(4)DSP可以通过提前或者延缓主定时器103来调整频率误差。

(5)启动搜索器；

(6)指配接收机参数，例如Rake接收机的耙指(Finger)，接收寻呼消息。

实施例3：如图2所示，解调器主定时器103由以下部件构成：(1)手机数字基带中的DSP(数字信号处理器)201；(2)休眠控制器202；(3)分频器203；(4)主校正值寄存器204；(5)短PN码序号计数器205；(6)长PN码LFSR(线性反馈移位寄存)状态存储器206；(7)长PN掩码生成器207；(8)ROM或可编程逻辑阵列PLA--208；(9)PCG及帧指示器209，其连接关系详见图2。

现对上述组成说明如下：

(1)DSP201与主校正值寄存器204、分频器203、长PN掩码生成器207之间存在接口进行通信。其中：1)DSP201可将计数校正值写入主校正值寄存器204；2)DSP 201可将分频器203的提前或延迟值写入分频器203；3)长PN掩码生成器207可将长PN掩码发送给DSP201。

(2)休眠控制器202与分频器203、短PN码序号计数器205、外部的时钟生成器102、长PN掩码生成器207之间存在接口进行通信。其中：1)休眠控制器202可接收来自分频器203输出的码片速率时钟信号chipx1；2)休眠控制器202可发使能信号给短PN码序号计数器205和长PN掩码生成器207；3)休眠控制器202可接收外部时钟发生器102发送的休眠信号；4)休眠控制器202可向时钟发生器发送休眠请求；5)休眠控制器202可接收外部时钟发生器102发送的休眠生成信号。

(3)分频器203与外部时钟发生器102、PCG及帧指示器209、休眠控制器202、DSP201之间存在接口进行通信。其中：1)分频器203接收来自时钟发生器102的工作时钟；2)分频器203可接收DSP201写入分频器203的提前或延迟值；3)分频器203可为PCG及帧指示器209、休眠控制器202提供码片速率时钟chipx1。

(4)主校正值寄存器204与DSP201、短PN码序号计数器205、PCG及帧指示器209之间存在接口进行通信。其中：1)主校正值寄存器204接收并寄存来自DSP201的计数校正值；2)主校正值寄存器204将计数校正值发给短PN码序号计数器205和PCG及帧指示器209。

(5)短PN码序号计数器205与主校正值寄存器204、外部时钟发生器102、休眠控制器202、外部的搜索器、外部的耙指接收机、外部的解调器之间存在接口进行通信。其中：1)短PN码序号计数器205接收来自主校正值寄存器204的计数校正值；2)短PN码序号计数器205接收来自外部时钟发生器102的工作时钟；3)短PN码序号计数器205接收来自休眠控制器202的使能信号；4)短PN码序号计数器205可向外部的搜索器、外部的耙指接收机、外部的解调器发送短PN码序号。

(6)长PN码LFSR状态存储器206与外部时钟发生器102、休眠控制器202、ROM或可编程逻辑阵列PLA208之间存在接口进行通信。其中：1)长PN码LFSR状态存储器206接收来自外部时钟发生器102的工作时钟；2)长PN码LFSR状态存储器206接收来自休眠控制器202的使能信号；3)长PN码LFSR状态存储器206可发送长PN码LFSR状态给ROM或可编程逻辑阵列PLA208；4)长PN码LFSR状态存储器206可接收来自ROM或可编程逻辑阵列PLA208的输出。

(7)长PN掩码生成器207与长PN码LFSR状态存储器206、DSP201之间存在接口进行通信。其中：1)长PN掩码生成器207接收来自长PN码LFSR状态存储器206输出的长PN码LFSR状态；2)长PN掩码生成器207可发送长PN掩码给DSP201。

(8)ROM或可编程逻辑阵列PLA208与长PN码LFSR状态存储器206之间存在接口进行通信。其中：1)ROM或可编程逻辑阵列PLA208接收来自长PN码LFSR状态存储器206输出的长PN码LFSR状态；2)ROM或可编程逻辑阵列PLA208可向长PN码LFSR状态存储器206输出。

(9)PCG及帧指示器209与分频器203、主校正值寄存器204、外部时钟发生器102之间存在接口进行通信，其中：1)PCG及帧指示器209可接收来自分频器203输出的码片速率时钟信号chipx1；2)PCG及帧指示器209接收来自主校正值寄存器204的计数校正值；3)PCG及帧指示器209接收来自外部时钟发生器102的工作时钟。

在正常操作中，短PN码序号和长PN码状态都要以码片速率chip1x或cx1(码片速率时钟)操作。从chip1x(码片速率时钟)到32.768KHz之间的比率记作为Rrate。在休眠模式下使用32.768KHz时钟速率，在每32KHz时钟周期中无论长短PN码都能前移Rrate个码片。当Rrate码片不是整数时，可使用32KHz的二分之一，即16.384KHz(2*Rrate码片)速率更新CDMA(或3G、4G)系统时间。也就是说在频率为16.384Hz的每个时钟周期中，长短PN码都应前移2*Rrate码片。在正常操作过程中，应当根据码片速率对符号和帧序号进行更新(在目前设计中是通过使用符号速率更新符号和帧序号)。而在休眠模式操作过程中，符号和帧序号应当每2*Rrate码片更新一次。在时钟切换进入休眠模式时，低频时钟上升沿比最后一次快速时钟更新延迟约2*Rrate码片。在时钟切换退出休眠模式时，应在休眠模式结束时的最后一个低频时钟上升沿更新2*Rrate码片。

为使切换时间PN码误差最小化，使用一个监视高频时钟时间位置的状态机，以控制码片速率与低频之间的接口。在切换至低频时钟之前，码片速率使能发信号至时钟发生器102，表明主定时器103已经可以进入休眠模式。切换时间应小于单个码片时间。

该模块应添加至时钟发生器102的接口。在收到时钟发生器102发送的休眠指令后，休眠控制器202将对最后一个chipx1进行监控，并立即将休眠请求发送至时钟发生器102。当该请求得到时钟发生器102认可后，长PN码和短PN码都能一直被激活。同时控制2*Rrate码片加载的逻辑也应被激活。

为使切换时间PN码误差最小化，使用一个监视高频时钟位置的状态机，以控制码片速率与低频之间的接口。在切换至低频时钟之前，码片速率使能发信号至时钟发生器102，表明主定时器103已经可以进入休眠模式。切换时间应小于单个码片时间。

该模块应添加至时钟发生器102的接口。在收到时钟发生器102发送的休眠指令后，休眠控制器202将对最后一个chipx1进行监控，并立即将休眠请求发送至时钟发生器102。当该请求得到时钟发生器102认可后，长PN码和短PN码都能一直被激活。同时控制2*Rrate码片加载的逻辑也应被激活。

长PN码通过LFSR(线性反馈线性反馈移位寄存)方式实现。图7给出采用LFSR实现长PN码的一个例子。图7是采用LFSR实现CDMA技术标准中定义的长PN状态的多项式。

对于图7描述的情况，在时刻n的写成矢量形式S(n)的42个寄存器的状态，可以表示为：

$S(n+1)=\left[\begin{array}{c}{s}_{42}(n+1)\\ s_{41}(n+1)\\ .\\ .\\ s_2(n+1)\\ s_1(n+1)\end{array}\right]\text{=}\left[\begin{array}{cccccccc}{g}_{41}& 1& 0& .& .& .& 0& 0\\ g_{40}& 0& 1& & & & 0& 0\\ .& .& & & & & .& .\\ .& .& & & & & .& .\\ g_1& 0& 0& .& .& .& 0& 1\\ g_0& 0& 0& .& .& .& 0& 0\end{array}\right]\left[\begin{array}{c}{s}_{42}\left(n\right)\\ s_{41}\left(n\right)\\ .\\ .\\ s_2\left(n\right)\\ s_1\left(n\right)\end{array}\right]=G\·S\left(n\right)$

$p\left(x\right)=\underset{k=0}{\overset{42}{\mathrm{\Σ}}}{g}_4\·x^k=\begin{array}{c}{x}^{42}+x^{35}+x^{33}+x^{31}+x^{27}+x^{26}+x^{25}+x^{22}+x^{21}+x^{19}+x^{18}+x^{17}+x^{16}+\\ x^{10}+x^7+x^6+x^5+x^3+x^2+x^1+1\end{array}$

其中g(k)在CDMA技术标准中定义如下：

从另一方面看，既然转移矩阵G仅仅由固定的多项式p(x)决定，并且永远为满秩状态，我们可以直接从S(n)中计算出S(n-m)或者S(n+m)值(其中m为正整数)。

S(n-m)＝G^-m·S(n)

S(n+m)＝G^m·S(n)

从以上信息可以看出，可以用每16.384KHz时钟周期加载到LFSR的G环回查表提前LFSR的2*Rrate码片。因此需设计出控制加载过程的状态机来加载LFSR状态。

通用定时器(GPT)104主要用于跟踪CDMA(以及3G或4G)帧定时。该定时由主定时器103控制。为了简化采用32KHz时钟实现方案的接口，主定时器103应当发送10ms的Tick以及同步获取信号至CPU 101。该10ms tick不在休眠模式下产生。

实施例4：如图3所示，时钟发生器102由以下部件构成：(1)握手单元301；(2)锁相环PLL--302；(3)校准单元303；(4)复用器304；(5)复用器305；(6)复用器306；(7)复用器307；(8)脉冲吞没控制器308；(9)除法单元309；(10)分频器310；(11)压控温度补偿晶体振荡器VCTCXO--108；(12)32KHz晶体振荡器107；(13)模拟基带BBA-313，其连接关系详见图3，现对上述组成说明如下：

(1)握手单元301与复用器305、脉冲吞没控制器308、除法单元309、分频器310、压控温度补偿晶体振荡器VCTCXO 108、外部解调器主定时器103、休眠定时器105之间存在接口进行通信。其中：1)握手单元301接收来自VCTCXO 108的时钟；2)握手单元301接收来自分频器310的时钟；3)握手单元301输出控制信号给复用器305、脉冲吞没控制器308、除法单元309；4)握手单元301接收来自外部解调器主定时器103的休眠请求信号；5)握手单元301发送休眠信号给外部解调器主定时器103；6)握手单元301发送休眠信号给外部解调器主定时器103和休眠定时器。

(2)锁相环PLL302与复用器304、复用器305、除法单元309之间存在接口进行通信。其中：1)锁相环PLL302接收来自复用器304输出的高速时钟信号；2)锁相环PLL302输出倍速时钟信号给复用器305、除法单元309。

(3)校准单元303与VCTCXO 108、分频器310之间存在接口进行通信。其中：1)校准单元303接收来自VCTCXO 108的时钟信号；2)校准单元303接收来自分频器310的时钟信号。

(4)复用器304与模拟基带BBA 313、VCTCXO 108、锁相环PLL 302之间存在接口进行通信。其中：1)复用器304接收来自模拟基带BBA 313的时钟信号；2)复用器304接收来自VCTCXO 108的时钟信号；3)复用器304向锁相环PLL302输出时钟信号。

(5)复用器305与握手单元301、锁相环PLL302、脉冲吞没控制器308、外部的调制器之间存在接口进行通信。其中：1)复用器305接收来自锁相环PLL302的倍速时钟；2)复用器305接收来自握手单元301的时钟信号；3)复用器305可向外部的调制器输出时钟信号；4)复用器305接收来自脉冲吞没控制器308的控制信号。

(6)复用器306与分频器310、压控温度补偿晶体振荡器VCTCXO 108、32KHz晶体振荡器107之间存在接口进行通信。其中：1)复用器306接收来自VCTCXO 108的时钟信号；2)复用器306接收来自32KHz晶体振荡器107的时钟信号；3)复用器306向分频器310输出时钟信号。

(7)复用器307与除法单元309、压控温度补偿晶体振荡器VCTCXO 108、32KHz晶体振荡器107、外部数字基带的CPU101之间存在接口进行通信。其中：1)复用器307接收来自除法单元309输出的时钟信号；2)复用器307接收来自VCTCXO 108输出的时钟信号；3)复用器307接收来自32KHz晶体振荡器107输出的时钟信号；4)复用器307向外部数字基带的CPU101输出时钟信号。

(8)脉冲吞没控制器308与握手单元301、复用器305之间存在接口进行通信。其中：1)脉冲吞没控制器308接收来自握手单元301输出的时钟信号；2)脉冲吞没控制器308向复用器305输出控制信号。

(9)除法单元309与锁相环PLL302、握手单元301、外部数字基带DSP及其外设201、复用器307之间存在接口进行通信，其中：1)除法单元309接收来自锁相环PLL302输出的时钟信号；2)除法单元309接收来自握手单元301的时钟信号；3)除法单元309向外部数字基带DSP及其外设201输出时钟信号；4)除法单元309向复用器307输出时钟信号。

(10)分频器310与复用器306、握手单元301之间存在接口进行通信，其中：1)分频器310接收来自复用器306输出的时钟信号；2)分频器310向握手单元301输出时钟信号。

(11)压控温度补偿晶体振荡器VCTCXO 108与模拟基带BBA313、复用器304、握手单元301、复用器306、复用器307之间存在接口进行通信，其中：1)VCTCXO 108向模拟基带BBA 313输出时钟信号；2)VCTCXO 108向复用器304输出时钟信号；3)VCTCXO108向握手单元301输出时钟信号；4)VCTCXO 108向复用器306输出时钟信号；5)VCTCXO108向复用器307输出时钟信号。

(12)32KHz晶体振荡器107与复用器306、复用器307之间存在接口进行通信，其中：1)32KHz晶体振荡器107向复用器306输出时钟信号；2)32KHz晶体振荡器107向复用器307输出时钟信号。

(13)模拟基带BBA313与压控温度补偿晶体振荡器VCTCXO 108、复用器304之间存在接口进行通信，其中：1)模拟基带BBA313接收来自VCTCXO 108输出的时钟信号；2)模拟基带BBA313向复用器304输出时钟信号。

实施例5：时钟发生器102应提供在AFC时钟源和休眠时钟(16KHz)之间的时钟校准。在进入休眠模式之前，时钟发生器102应完成时钟校准，并向CPU101提交频率误差数据。CPU101应发指令给时钟发生器102和主定时器103，使其进入休眠模式。时钟发生器102应在16KHz时钟脉冲的下降沿切换到低频时钟。由CPU控制使VCTCXO(电压控制温度补偿晶体振荡器)108处于禁用状态。此时启用休眠定时器105跟踪低频时钟的休眠时间。时钟发生器102产生休眠模式的以下部件时钟：键盘109、主定时器103以及休眠定时器105。在高低频时钟转换过程中不允许有假信号。

休眠过程中的任何CPU中断都能激活VCTCXO(电压控制温度补偿晶体振荡器)108。CPU 101应将频率误差信息发送至DSP201。DSP201将会通过提前/延迟功能来校正主定时器103中的频率误差。

特别强调的是通用定时器(GPT)104不再用于跟踪CDMA(以及3G或4G)帧定时。这样的话GPT 104将是真正意义上的通用定时器。

32KHz晶体不如19MHz的VCTCXO(电压控制温度补偿晶体振荡器)精确。为了跟踪32KHz晶体频率偏差以在退出休眠模式时校正CDMA(以及3G或4G)系统时间，经常进行校准就变得非常必要。在开始校准前，CPU 101应通过加载一个标称以NSLOW_PER_CAL的寄存器确定用低频时钟(16KHz)周期数表示的校准时间。如果N设置在该寄存器中，校准将会持续N*256个低频时钟周期。校准单元303将会在低频时钟激活后的第一个脉冲边沿开始对VCTCXO周期进行计数。在校准结束时，高频时钟周期的计数结果将会储存在另一个标称以NFAST_PER_CAL的寄存器中，该寄存器可以被CPU 101读取。CPU 101可以将这些信息传递到解调器主定时器103，用于休眠唤醒时纠正CDMA(以及3G或4G)系统时间。测量的低频时钟周期可通过以下关系式推算：

NSLOW_PER_CAL*256*Tslow＝NFAST_PER_CAL*Tfast+Tfast

其中Tslow为低频时钟周期，Tfast为高频时钟周期。NSLOW_PER_CAL寄存器为16位整型寄存器，而NFAST_PER_CAL寄存器为32位整型寄存器。以下图4所示的校准定时示意图有助于更好地理解其中的操作过程。其中的nslow_reg[23:8]就是前面提到的NSLOW_PER_CAL，在每次校准前应由CPU 101设置。在校准结束前，nfast_count[31:0]的内容就是上面提到过的NFAST_PER_CAL，由CPU 101读取用于频率校正。

实施例6：低、高频时钟间无干扰、快速、稳定的转换是低频休眠模式运转的成功关键。VCTCXO时钟为用于“握手”单元操作的主时钟。用这种方式可使在确定数目的VCTCXO周期内转换的不确定性降到最低。

以下为关于时钟握手的详细描述。在进入休眠模式时，CPU 101会首先向时钟发生器102发出休眠指令(ARM_SLEEP)。然后时钟发生器102一直会等到检测出第一个到达的16KHz时钟的上升沿后将休眠指令(MSTR_SLEEP)发送至解调器主定时器103。主定时器103在其最后一个PN码按码片速率更新以后发回休眠请求(MSTR_SLEEP_REQ)。一旦时钟发生器102接收到MSTR_SLEEP_REQ，时钟发生器102将停用发送给解调器的cx16(16倍码片速率时钟)时钟，并使其保持为低。时钟发生器102将把MSTR_SLEEP_GNT同时发送至解调器DEMOD主定时器103和CPU休眠定时器105。然后时钟发生器102在16KHz时钟的第一个下降沿将调制器时钟频率切换至低频时钟频率。随后CPU将其时钟切换至32.768KHz，并切断VCTCXO电源，最后使它自己也进入休眠状态。图5是进入休眠模式定时示意图。

在休眠模式中，来自键盘109或者休眠定时器105的中断都会激活VCTCXO 108，并启动CPU 101。在VCTCXO 108频率稳定后，CPU 101将其时钟频率切换回正常时钟频率，并撤消时钟发生器102中的休眠指令。时钟发生器102会等到16KHz时钟的第一个上升沿，然后使调制器时钟(现在为16KHz)为低。此时MSTR_SLEEP_GNT被停用，同时激活cx16(16倍码片速率时钟)时钟频率发送给调制器。图6是退出休眠模式定时示意图。

休眠时间被定义为MSTR_SLEEP_GNT处于激活状态(高电平)的时间。在MSTR_SLEEP_GNT处于激活状态过程中，休眠定时器将一直按16KHz频率计数。

为对低/高频时钟组合提供最大程度的灵活性，我们将支持四种不同的时钟模式。在时钟转换过程中，最多会出现3个异步时钟，其中，正常模式的cx16(16倍码片速率时钟)调制器时钟是来自BBA313通过PLL 302产生的时钟。由于上述原因，必须对握手单元进行仔细设计。此外由于我们仍然需要在特定时钟模式下对VCTCXO 108进行分频以提供cx1(码片速率时钟)低频时钟速率，因此时钟握手单元301不能再采用32KHz与19MHz之间特定的比率。

实施例7：在从休眠模式中唤醒后，CPU 101必须尽可能快地切换回正常速率。因为到VCTCXO 108稳定需要一段预热时间，VCTCXO 108必须在休眠模式下用来自于硬件无屏蔽中断来加电，以此来减少等待时间。出于安全的考虑只能由CPU 101来停用VCTCXO 108，但可由CPU 101或硬件中断的二者之一来激活。

在16KHz休眠时钟配置中，通用定时器(GPT)104将不再用于维护CDMA(以及3G或4G)符号计数以及帧定时。主要是由于按照目前设计在退出16KHz休眠模式后，主定时器103和同步通用时钟会产生低效和冗余现象。所以采用主定时器103替代来承担向CPU 101发送供给操作系统的10毫秒中断的任务。在通用定时器104和主定时器103之间没有硬件接口信号。此时源自于时钟发生器102的通用定时器将真正发挥其作用。它的时钟频率是可以在时钟发生器102配置的，并且可根据工作情况设置于最为合适的时钟频率。因此它具有自己的发给CPU中断控制器106的中断。

休眠模式定时器(SMT)105仅在休眠模式下工作，即当来自时钟发生器102的MSTR_SLEEP_GNT信号处于高电平时。它主要由一个累加计数器和一个门限寄存器组成。24位计数器时钟来自时钟发生器102，频率为16384KHz。门限寄存器用于保存预期的，以16.384KHz时钟周期计算的休眠时间。

在进入休眠模式之前，CPU 101应在门限寄存器中设置好预期休眠时间。然后通过激活SMT 105对计数电路进行复位。但是计数器进在MSTR_SLEEP_GNT处于高电平时才开始计数。当计数器到达计数门限时，一个中断将会发送至中断控制器106。此时，计数器将继续计数，直至MSTR_SLEEP_GNT变为低电平。休眠模式定时器105中的最终计数结果代表在16384KHz休眠模式中主定时器103所花费的所有时间。CPU 101在退出休眠模式后将读回计数器中储存的数值。该数值用于校正主定时器103中的CDMA(及3G或4G)系统时间。最后CPU 101停用SMT 105并对SMT 105进行复位。

应当对当前CPU子系统中的中断控制器106进行扩展，以增加最少两个或更多的上述提到的中断源。换句话说通用定时器104和休眠模式定时器105应有各自的中断，而不是共享一个。此外，主定时器103帧指示器中的Tick则直接来自于主定时器103，而不是通用定时器104。

信号名称                    说明

calib_en                    CPU发给时钟发生器的时钟校准使能信号

nslow_reg[15:0]             低频时钟周期计数寄存器(用低频时钟周期数表示的校准时间)

ck_vcxosq                   电压控制温度补偿晶体振荡器VCTCXO输出的时钟信号

ck_cal                      校准单元进行计数的VCTCXO时钟周期

ck_slow                     低速时钟信号

slowclk_rise                低速时钟信号的上升沿信号

slowclk_fall                低速时钟信号的下降沿信号

count_en                    校准单元的计数使能信号

nfast_count[31:0]           校准单元对高速时钟周期的计数结果

nslow_count[23:8]           校准单元对低速时钟周期的计数结果

calib_stop                  校准单元停止计数信号

calib_done                  校准完成信号，CPU读取计数结果

表1

信号名称                    说明

arm_sleep                   CPU发给时钟发生器的休眠信号

ck_vcxosq                   电压控制温度补偿晶体振荡器VCTCXO输出的时钟信号

ck_slow                     低速时钟信号

slowclk_rise                低速时钟信号的上升沿信号

slowclk_fall                低速时钟信号的下降沿信号

mstr_sleep                  时钟发生器发给解调器主定时器的休眠信号

mstr_sleep_req              解调器主定时器发给时钟发生器的休眠请求信号

clkgen_sleep                时钟发生器休眠信号

mask_fast                   时钟发生器对高速时钟的掩码信号

ck_vcxosq_gated             受到门控的VCTCXO的时钟信号

mrst_sleep_gnt              时钟发生器发给解调器主定时器和休眠定时器的休眠生成信号

mask_slow                   时钟发生器对低速时钟的掩码信号

ck_slow_gated               受到门控的低速时钟信号

ck_bufvcxo                  缓存的VCTCXO时钟信号

ck_wpllx2                   锁相环PLL产生的1/2VCTCXO速率时钟信号

mask_wpllx2                 对锁相环PLL输出的掩码信号

ck_wpllx2_gated             受到门控的锁相环PLL产生的1/2VCTCXO速率时钟信号

ck_chipx16(clkmode＝0x)     受到门控的锁相环PLL产生的16倍码片速率时钟信号

ck_chipx16(clkmode＝1x)     受到门控的锁相环PLL产生的8倍码片速率时钟信号

表2

信号名称                   说明

arm_sleep                  CPU发给时钟发生器的休眠信号

ck_vcxosq                  电压控制温度补偿晶体振荡器VCTCXO输出的时钟信号

ck_slow                    低速时钟信号

slowclk_rise               低速时钟信号的上升沿信号

slowclk_fall               低速时钟信号的下降沿信号

mstr_sleep                 时钟发生器发给解调器主定时器的休眠信号

mstr_sleep_req             解调器主定时器发给时钟发生器的休眠请求信号

clkgen_sleep               时钟发生器休眠信号

mask_fast                  时钟发生器对高速时钟的掩码信号

ck_vcxosq_gated            受到门控的VCTCXO的时钟信号

mrst_sleep_gnt             时钟发生器发给解调器主定时器和休眠定时器的休眠生成信号

mask_slow                  时钟发生器对低速时钟的掩码信号

ck_slow_gated              受到门控的低速时钟信号

ck_bufvcxo                 缓存的VCTCXO时钟信号

ck_wpllx2                  锁相环PLL产生的1/2VCTCXO速率时钟信号

mask_wpl_lx2               对锁相环PLL输出的掩码信号

ck_wpllx2_gated            受到门控的锁相环PLL产生的1/2VCTCXO速率时钟信号

ck_chipx16(clkmode＝0x)    受到门控的锁相环PLL产生的16倍码片速率时钟信号

ck_chipx16(clkmode＝1x)    受到门控的锁相环PLL产生的8倍码片速率时钟信号

表3

需要理解到的是：上述实施例虽然对本实用新型作了比较详细的说明，但是这些说明，只是对本实用新型的简单说明，而不是对本实用新型的限制，任何不超出本实用新型实质精神内的发明创造，均落入本实用新型的保护范围内。

Claims (3)

1.一种用于TD-SCDMA、Beyond 3G、4G终端的休眠模式控制装置，其特征是：该休眠模式控制装置由手机数字基带中的微处理器ARM CPU、时钟发生器、解调器的主定时器、通用定时器、休眠定时器、中断控制器、32KHz晶体振荡器、电压控制温度补偿晶体振荡器VCTCXO、键盘及通用异步收发器UART构成；

(1)CPU与时钟发生器、中断控制器、电压控制温度补偿晶振VCTCXO、休眠定时计数器、主定时器、DSP之间的接口连接通信，其中：1)CPU的1个输出端与休眠定时计数器的编程寄存器输入端相连接，2)CPU的1个输出端与VCTCXO的1个控制输入端相连接，3)中断控制器的1个输出端与CPU的1个中断信号输入端相连接，4)CPU的1个时钟输入端与时钟发生器的1个输出端相连接，5)CPU的1个输出端与中断控制器的1个输入端相连接，6)CPU的1个指令输出端与时钟发生器和主定时器的各1个控制信号输入端相连接，7)CPU的1个读写端与时钟发生器的校准时间寄存器相连接，8)CPU的1个输出端与时钟发生器中休眠指令控制寄存器输入端相连接，

(2)时钟发生器与CPU、主定时器、32KHz晶体振荡器、电压控制温度补偿晶振VCTCXO、休眠定时器、DSP之间的接口连接通信，其中：1)时钟发生器的1个输出端与CPU的1个时钟输入端相连接，2)CPU的1个指令输出端与时钟发生器的1个控制信号输入端相连接，3)时钟发生器的1个输出端与CPU的1个读写输入端相连接，4)时钟发生器的1个输出端与主定时器的1个输入端相连接，5)主定时器的1个输出端与时钟发生器的1个输入端相连接，6)时钟发生器的1个输出端与休眠定时器的1个控制信号输入端相连接，7)时钟发生器的1个输出端与主定时器的1个时钟输入端相连接，8)时钟发生器的输出端与通用定时器、休眠定时器、DSP及其它外设的时钟输入端相连接，

(3)主定时器与CPU、时钟发生器、DSP之间的接口连接通信，其中：1)主定时器的1个时钟输入端与时钟发生器的1个输出端相连接，2)CPU的1个指令输出端与主定时器的1个输入端相连接，3)时钟发生器的1个输出端与主定时器的1个输入端相连接，4)主定时器的1个输出端与时钟发生器的1个输入端相连接，5)DSP的1个输出端与主定时器的1个控制输入端相连接，

(4)通用定时器与时钟发生器、中断控制器之间的接口连接通信，其中：1)通用定时器的1个时钟输入端与时钟发生器的1个输出端相连接，2)通用定时器的1个中断输出端与中断控制器的1个输入端相连接，

(5)休眠定时器与CPU、时钟发生器、中断控制器之间的接口连接通信，其中：1)CPU的1个输出端与休眠定时计数器内的编程寄存器的输入端相连接，2)时钟发生器的1个输出端与休眠定时器的1个输入端相连接，3)时钟发生器的1个输出端与休眠定时器的1个时钟输入端相连接，4)休眠定时器的1个中断输出端与中断控制器的1个输入端相连接，5)CPU的1个读写端与休眠定时器的1个输入输出端相连接，

(6)中断控制器与CPU、主定时器、通用定时器、休眠定时器、VCTCXO、键盘及UART等外设之间的接口连接通信，其中：1)键盘或者休眠定时器的1个中断信号输出端与中断控制器的1个输入端相连接，2)中断控制器的1个输出端与VCTCXO的1个输入端相连接，3)中断控制器的1个输出端与CPU的1个中断信号输入端相连接，4)通用定时器的1个中断信号输出端与中断控制器的1个输入端相连接，5)CPU的1个中断信号输出端与中断控制器的1个输入端相连接，6)主定时器的1个中断信号输出端与中断控制器的1个输入端相连接，

(7)32KHz晶体振荡器与时钟发生器之间存在接口，32KHz晶体振荡器的输出端与时钟发生器的1个时钟输入端相连接；

(8)VCTCXO与CPU、时钟发生器、中断控制器之间的接口连接通信，其中：1)VCTCXO的1个输出端与时钟发生器的1个时钟输入端相连接，2)中断控制器的1个输出端与VCTCXO的1个控制信号输入端相连接，3)CPU的1个输出端与VCTCXO的1个控制信号输入端相连接，

(9)键盘及UART等外设与中断控制器之间的接口连接通信，其键盘及UART外设的中断信号输出端与中断控制器的各1个输入端相连接。

2.根据权利要求1所述的用于TD-SCDMA、Beyond 3G、4G终端的休眠模式控制装置，其特征是：其中的主定时器由手机数字基带中的数字信号处理器DSP、休眠控制器、分频器、主校正值寄存器、短PN码序号计数器、长PN码线性反馈移位寄存LFSR状态存储器、长PN掩码生成器、ROM或可编程逻辑阵列PLA、PCG及帧指示器构成；

(1)DSP与主校正值寄存器、分频器、长PN掩码生成器之间的接口连接通信，其中：1)DSP的1个输出端与主校正值寄存器的1个输入端相连接，2)DSP的1个输出端与分频器的1个输入端相连接，3)长PN掩码生成器的1个输出端与DSP的1个输入端相连接，

(2)休眠控制器与分频器、短PN码序号计数器、外部的时钟生成器、长PN掩码生成器之间的接口连接通信，其中：1)休眠控制器的1个时钟信号输入端与分频器的1个输出端相连接，2)休眠控制器的1个输出端与短PN码序号计数器和长PN掩码生成器的各1个输入端相连接，3)休眠控制器的1个时钟信号输入端与外部时钟发生器的1个输出端相连接，4)休眠控制器的1个输出端与时钟发生器的1个输入端相连接，5)休眠控制器的1个输入端与时钟发生器的1个输出端相连接，

(3)分频器与外部时钟发生器、PCG及帧指示器、休眠控制器、DSP之间的接口连接通信，其中：1)分频器的1个时钟信号输入端与时钟发生器的1个输出端相连接，2)分频器的1个输入端与DSP的1个输出端相连接，3)分频器的1个输出端与PCG及帧指示器、休眠控制器的各1个时钟信号输入端相连接，

(4)主校正值寄存器与DSP、短PN码序号计数器、PCG及帧指示器之间的接口连接通信，其中：1)主校正值寄存器的1个输入端与DSP的1个输出端相连接，2)主校正值寄存器的1个输出端与短PN码序号计数器和PCG及帧指示器的各1个输入端相连接，

(5)短PN码序号计数器与主校正值寄存器、外部时钟发生器、休眠控制器、外部的搜索器、外部的耙指接收机、外部的解调器之间的接口连接通信，其中：1)短PN码序号计数器的1个输入端与主校正值寄存器的1个输出端相连接，2)短PN码序号计数器的1个时钟信号输入端与时钟发生器的1个输出端相连接，3)短PN码序号计数器的1个输入端与休眠控制器的1个输出端相连接，4)短PN码序号计数器的1个输出端与外部的搜索器、外部的耙指接收机、外部的解调器的各1个输入端相连接，

(6)长PN码LFSR状态存储器与外部时钟发生器、休眠控制器、ROM或可编程逻辑阵列PLA之间的接口连接通信，其中：1)长PN码LFSR状态存储器的1个时钟信号输入端与时钟发生器的1个输出端相连接，2)长PN码LFSR状态存储器的1个输入端与休眠控制器的1个输出端相连接，3)长PN码LFSR状态存储器的1个输出端与ROM或可编程逻辑阵列PLA的1个输入端相连接，4)长PN码LFSR状态存储器的1个输入端与ROM或可编程逻辑阵列PLA的输出端相连接，

(7)长PN掩码生成器与长PN码LFSR状态存储器、DSP之间的接口连接通信，其中：1)长PN掩码生成器的1个输入端与长PN码LFSR状态存储器的输出端相连接，2)长PN掩码生成器的输出端与DSP的1个输入端相连接，

(8)ROM或可编程逻辑阵列PLA与长PN码LFSR状态存储器之间的接口连接通信，其中：1)ROM或可编程逻辑阵列PLA的1个输入端与长PN码LFSR状态存储器的输出端相连接，2)ROM或可编程逻辑阵列PLA的输出端与长PN码LFSR状态存储器的1个输入端相连接，

(9)PCG及帧指示器与分频器、主校正值寄存器、外部时钟发生器之间的接口连接通信，其中：1)PCG及帧指示器的1个时钟信号输入端与分频器的输出端相连接，2)PCG及帧指示器的1个输入端与主校正值寄存器的输出端相连接，3)PCG及帧指示器的1个时钟输入端与时钟发生器的1个输出端相连接。

3.根据权利要求1所述的用于TD-SCDMA、Beyond 3G、4G终端的休眠模式控制装置，其特征是：其中的时钟发生器由握手单元、锁相环PLL、校准单元、复用器A、复用器B、复用器C、复用器D、脉冲吞没控制器、除法单元、分频器、压控温度补偿晶体振荡器VCTCXO、32KHz晶体振荡器、模拟基带BBA构成；

(1)握手单元与复用器B、脉冲吞没控制器、除法单元、分频器、压控温度补偿晶体振荡器VCTCXO、外部解调器主定时器、休眠定时器之间的接口连接通信，其中：1)握手单元的1个时钟信号输入端与VCTCXO的输出端相连接，2)握手单元的1个时钟信号输入端与分频器的输出端相连接，3)握手单元的1个控制信号输出端与复用器B、脉冲吞没控制器、除法单元的各1个输入端相连接，4)握手单元的1个输入端与外部解调器主定时器的1个输出端相连接，5)握手单元的1个输出端与外部解调器主定时器的1个输入端相连接，6)握手单元的1个输出端与休眠定时器的一个输入端相连接，

(2)锁相环PLL与复用器A、复用器B、除法单元之间的接口连接通信，其中：1)锁相环PLL的1个时钟信号输入端与复用器A的输出端相连接，2)锁相环PLL的1个输出端与复用器B、除法单元的1个时钟信号输入端相连接，

(3)校准单元与VCTCXO、分频器之间的接口连接通信，其中：1)校准单元的1个时钟信号输入端与VCTCXO的输出端相连接，2)校准单元的1个时钟信号输入端与分频器的输出端相连接，

(4)复用器A与模拟基带BBA、VCTCXO、锁相环PLL之间的接口连接通信，其中：1)复用器A的1个时钟信号输入端与模拟基带BBA的1个时钟信号输出端相连接，2)复用器A的1个时钟信号输入端与VCTCXO的输出端相连接，3)复用器A的输出端与锁相环PLL的1个时钟信号输入端相连接，

(5)复用器B与握手单元、锁相环PLL、脉冲吞没控制器、外部的调制器之间的接口连接通信，其中：1)复用器B的1个时钟信号输入端与锁相环PLL的输出端相连接，2)复用器B的1个时钟信号输入端与握手单元的输出端相连接，3)复用器B的输出端与外部的调制器的时钟信号输入端相连接，4)复用器B的1个控制信号输入端与脉冲吞没控制器的控制信号输出端相连接，

(6)复用器C与分频器、压控温度补偿晶体振荡器VCTCXO、32KHz晶体振荡器之间的接口连接通信，其中：1)复用器C的1个时钟信号输入端与VCTCXO的输出端相连接，2)复用器C的1个时钟信号输入端与32KHz晶体振荡器的输出端相连接，3)复用器C的输出端与分频器的1个时钟信号输入端相连接，

(7)复用器D与除法单元、压控温度补偿晶体振荡器VCTCXO、32KHz晶体振荡器、外部数字基带的CPU之间的接口连接通信，其中：1)复用器D的1个时钟信号输入端与除法单元的输出端相连接，2)复用器D的1个时钟信号输入端与VCTCXO的输出端相连接，3)复用器D的1个时钟信号输入端与32KHz晶体振荡器的输出端相连接，4)复用器D的输出端与外部数字基带的CPU的1个时钟信号输入端相连接，

(8)脉冲吞没控制器与握手单元、复用器B之间的接口连接通信，其中：1)脉冲吞没控制器的1个时钟信号输入端与握手单元的输出端相连接，2)脉冲吞没控制器的输出端与复用器B的控制信号输入端相连接，

(9)除法单元与锁相环PLL、握手单元、外部数字基带DSP及其外设、复用器D之间的接口连接通信，其中：1)除法单元的1个时钟信号输入端与锁相环PLL的输出端相连接，2)除法单元的1个时钟信号输入端与握手单元的输出端相连接，3)除法单元的输出端与外部数字基带DSP及其外设的各1个时钟信号输入端相连接，4)除法单元的输出端与复用器D的1个时钟信号输入端相连接，

(10)分频器与复用器C、握手单元之间的接口连接通信，其中：1)分频器的1个时钟信号输入端与复用器C的输出端相连接，2)分频器的输出端与握手单元的1个时钟信号输入端相连接，

(11)压控温度补偿晶体振荡器VCTCXO与模拟基带BBA、复用器A、握手单元、复用器C、复用器D之间的接口连接通信，其中：1)VCTCXO的输出端与模拟基带BBA的1个时钟信号输入端相连接，2)VCTCXO的输出端与复用器A的1个时钟信号输入端相连接，3)VCTCXO的输出端与握手单元的1个时钟信号输入端相连接，4)VCTCXO的输出端与复用器C的1个时钟信号输入端相连接，5)VCTCXO的输出端与复用器D的1个时钟信号输入端相连接，

(12)32KHz晶体振荡器与复用器C、复用器D之间的接口连接通信，其中：1)32KHz晶体振荡器的输出端与复用器C的1个时钟信号输入端相连接，2)32KHz晶体振荡器的输出端与复用器D的1个时钟信号输入端相连接，

(13)模拟基带BBA与压控温度补偿晶体振荡器VCTCXO、复用器A之间的接口连接通信，其中：1)模拟基带BBA的1个时钟信号输入端与VCTCXO的输出端相连接，2)模拟基带BBA的1个时钟信号输出端与复用器A的1个时钟信号输入端相连接。

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