CN1980107A - 一种stm－256成帧器实现方法 - Google Patents
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Abstract
本发明提供一种STM－256成帧器实现方法，其特征是采用4路STM－64成帧器和可编程门阵列FPGA(可编程门阵列)或专用ASIC芯片实现STM－256成帧器。采用4路STM－64成帧器实现256路低速VC－4信号到STM－64数据流的复接，以及实现STM－64数据流到256路低速VC－4信号分接。这4路STM－64成帧器共同承担STM－256净负荷信号的处理、指针调整、通道开销处理(直通、插入和终结)等功能。FPGA芯片或专用ASIC芯片完成STM－256成帧器所要求的4路STM－64成帧器无法完成的其它功能。采用本发明的技术，可以实现标准STM－256帧结构的成帧，解决了STM－256成帧器芯片难以集成的难题，可以按照用户要求灵活地完成STM－256帧的各种开销字节的处理，提供了一种实用的STM－256成帧器解决方 案。
Description
技术领域
本发明涉及一种STM-256成帧器实现方法，应用于电信传输领域，尤其适用于高速光通信系统的芯片和系统设计。
背景技术
随着人们对通信容量需求的不断增加，通信速率也在不断的提高。当前广泛使用的SDH(同步数字体系)系统，单通道速率已经从最初的155Mb/s(STM-1)提高到目前的10Gb/s(STM-64)。目前，10Gb/s SDH系统已经得到了广泛应用，单通道40Gb/s(STM-256)光通信是下一代通信网的必然选择。在同步数字通信系统(SDH)中，国际电信联盟(ITU-T)对各个通信速率的帧结构和复用方法制定了一整套标准，STM-64为10Gb/s速率的复用结构，STM-256为40Gb/s速率的复用结构。
当前，实现STM-64成帧器芯片已经有很多家厂家能够提供，可以方便的设计STM-64接口，实现低速率系统接口到STM-64高速接口的业务上下，完成STM-64SDH系统设备的研制开发。但是，实现STM-64成帧器电路规模十分庞大，目前多采用0.11um及以下工艺制造，功耗也很大。当前最大规模的集成电路芯片也只能在一片上同时实现2路STM-64成帧器。而实现STM-256成帧器芯片目前还没有厂家能够提供商用，其主要原因是STM-256成帧器的电路实现规模最少也是STM-64成帧器的4倍，且芯片接口数量多、速率高，实现非常困难。
在OIF(光互连网论坛)标准建议中，对STM-256成帧器与40G光模块之间的接口进行了规范(SFI-5)，同时也规范了STM-256成帧器与背板之间的接口(TFI-5)，目前已有少数厂家在开发SFI-5接口，TFI-5接口已经比较成熟，并获得大量应用。当前STM-64及其以下等级的SDH信号的成帧器处理技术(开销处理、分/复接、成帧和帧同步等)已经非常成熟。
发明内容
本发明目的在于提供一种STM-256成帧器实现方法，采用该方法，可以利用当前技术上已经成熟的STM-64成帧器和FPGA(可编程门阵列)或专用集成电路(ASIC)芯片实现STM-256的成帧映射处理。
由于实现符合ITU-T标准的STM-256帧结构的成帧处理器的电路规模非常庞大，接口速率高、数量多，实现非常困难。本发明主要解决实现STM-256成帧处理上的难题，实现低速信号到高速信号的复接(映射)以及高速信号到底速信号的分接(解映射)，同时完成标准的STM-256帧结构的成帧和解帧处理。
本发明涉及一种实现STM-256成帧器的方法，其特征在于采用4路STM-64成帧器和可编程门阵列FPGA或专用ASIC芯片实现STM-256成帧器，其中4路STM-64成帧器将来自背板的256路低速VC-4信号流复接到STM-64数据流上，以及将STM-64数据流分接到VC-4信号流，送往背板，所述4路STM-64成帧器共完成256个VC-4信号的复接和分接，产生4路STM-64数据流，所述4路STM-64成帧器共同承担STM-256净负荷信号的的处理、指针调整、通道开销直通、插入和终结处理的功能。
其中所述4路STM-64成帧器第1路为主成帧器，另外3路为从成帧器，主成帧器完成STM-256的部分复用段和再生段开销的插入和终结处理功能。
上述可编程门阵列FPGA或专用ASIC芯片完成STM-256成帧器所要求的4路STM-64成帧器没有完成的其它功能。
在可编程门阵列FPGA或专用ASIC芯片中，在线路发送方向，将来自STM-64成帧器的4路STM-64数据流的J0字节位置对齐后，复接到1路STM-256数据流中；在线路接收方向，将1路STM-256数据流解复用到4路STM-64数据流中；4路AUG-64数据流按照64个字节的块间插复用的方法复接成1路AUG-256数据流，反方向完成1路AUG-256到4路AUG-64的分接。
在实现VC4-256c级联应用时，要求4路STM-64帧处理器工作在VC4-64c设置下，在可编程门阵列FPGA或专用ASIC芯片中，同时处理STM-256的段开销和通道开销：在线路接收方向，将STM-256的H1/H2指针、段开销和通道开销分别拷贝的4路STM-64数据流中；在线路发送方向，将4路STM-64数据流的J1字节位置对齐后，映射到STM-256数据流中，并将主STM-64成帧器的指针、段开销和通道开销拷贝到STM-256帧中，并且同时完成B3字节的计算和误码监视。
在可编程门阵列FPGA或专用ASIC芯片中，在线路接收侧，检测STM-256数据流字节和帧同步，并产生OOF、LOF、LOS告警，也完成信号的解扰码；在线路发送侧，插入STM-256数据流帧同步字节A1A2，也进行STM-256数据流的加扰码。
在可编程门阵列FPGA或专用ASIC芯片中，在线路接收侧，检测和累计STM-256数据流的B1、B2误码，并反馈到发送方向，插入REI-L信号；在线路发送侧，计算和插入B1、B2字节到STM-256段开销中，同时插入REI-L信号到M0、M1字节中。
在可编程门阵列FPGA或专用ASIC芯片中，处理各种告警信号：根据检测的B1、B2误码和设置的误码门限，检测SD、SF告警；检测来自线路侧和系统侧的各种告警信号；检测来自4路STM-64成帧器的告警信号；将各方向告警信号汇聚后，再在相应方向数据流或开销字节中插入AIS-L指示，并通过线路发送方向或STM-64的线路发送插入相关告警指示到开销字节中，包括插入K1、K2字节到主STM-64成帧器中。
在可编程门阵列FPGA或专用ASIC芯片中，在线路侧，完成光互连网论坛OIF标准的SFI-5接口功能：在接收方向，将2.488Gbps的高速接口信号转换成155Mbps的低速并行信号，并送往后面电路进行处理；在发送方向，将155Mbps的低速并行信号转换成2.488Gbps的高速接口信号，同时完成SFI-5接口要求的第17路SKEW和DESKEW信号的处理。
在可编程门阵列FPGA或专用ASIC芯片中，在系统侧，完成光互连网论坛OIF标准的SFI-4接口功能：在接收方向，将622Mbps的高速接口信号转换成155Mbps的低速并行信号，并送往后面电路进行处理；在发送方向，将155Mbps的低速并行信号转换成622Mbps的高速接口信号输出。
在可编程门阵列FPGA或专用ASIC芯片和主STM-64成帧器之间，设有告警和开销总线接口，处理告警信号的沟通和开销字节的抽取和插入。
有益效果：
1、采用本发明的技术，不需要采用专用的STM-256成帧器芯片，可以实现标准STM-256帧结构的成帧，解决了当前没有商用STM-256成帧器芯片的难题，现阶段就可以开发出符合ITU-T标准帧结构的STM-256 40Gb/s光接口。
2、本发明的技术也同时解决了STM-256成帧器芯片难以集成的难题，提供了一种实用的STM-256成帧器解决方案。
3、采用本发明技术，可以按照用户要求灵活地完成STM-256帧的各种开销字节的处理，满足应用需求。
附图说明
图1是STM-256成帧器的实现功能框图；
图2是STM-256成帧器在线卡上的的应用框图。
具体实施方式
图1为STM-256成帧器的实现功能框图，在图1中，STM-256成帧器由两部分组成：4路STM-64成帧器和FPGA(或专用ASIC)芯片。
4路STM-64成帧器芯片完成4路STM-64数据流的处理，将VC-4信号复接到STM-64数据流中，反方向完成STM-64数据流到VC-4信号的分接。4路STM-64成帧器中第1路为主成帧器，另外3路是从成帧器。主成帧器同时承担了部分STM-256帧再生段和复用段开销字节的处理功能。利用4片STM-64成帧器上的指针产生和指针调整功能完成STM-256的指针处理，同时吸收线路时钟和系统时钟频率上的差异。通道开销的插入和终结也是利用4片STM-64成帧器上的功能实现的。
采用FPGA芯片或专用集成电路(ASIC)芯片完成下列功能：
1)4路STM-64数据流到到1路STM-256数据流的复接和1路STM-256数据流到4路STM-64数据流的分接；
2)完成STM-256帧同步字节的插入以及接收侧的字节同步和帧同步检测，完成LOS、LOF、OOF告警信号的检测和产生；
3)在线路侧，完成发送方向STM-256数据流的加扰码和接收方向STM-256数据流的解扰码；
4)完成B1、B2的计算和误码监测，并根据误码门限给出SD、SF告警指示；
5)完成部分段开销字节的处理如B1、B2、M1、M0等；
6)支持VC4-256c的级联应用，线路接收方向，完成发送给4路STM-64信号流的指针处理、段开销和通道开销的处理，以及B3误码的监视；在线路发送方向，完成来自4路STM-64成帧器的4路STM-64数据流的J1字节位置对齐，并将主STM-64数据流的段和通道开销拷贝到STM-256数据流中，也完成B3字节的计算和插入；
7)完成SFI-5接口的转换；
8)完成SFI-4接口的转换；
9)在系统侧，完成来自4路STM-64成帧器的4路STM-64信号流的J0字节位置对齐，吸收由于PCB布线和在SFI-4接口在高低速信号转换时引起的相位差异；(有些厂家的STM-64芯片可以实现在进入FPGA芯片之前4路STM-64信号流J0字节的对齐，此时ASIC内部只需要缓冲3-5个字节。)
FPGA(或专用ASIC)芯片实现电路的功能框图见图1。下面分别说明各功能模块的功能。线路接收方向各部分电路功能说明如下：
1)SFI-5接口接收
完成接收侧SFI-5接口的处理，将SFI-5接口的2.488Gbps数据流转换成155Mbps的低速并行数据流，并按照SFI-5标准完成16路信号的对齐，提供给后面电路处理。
2)字节定位和帧定位
●完成STM-256数据流的字节定位和帧定位；
●产生LOS、LOF、OOF告警；
●将STM-256数据流分成16路STM-16等效数据流(4组STM-64等效数据流，每组由4路STM-16等效数据流组成)，以便于在后面进行并行处理。
3)解扰码
●完成STM-256数据流的解扰码。
4)B1/B2误码监测
●完成B1和B2的计算与比较，进行B1和B2误码的累计；
●根据SD/SF BER门限，产生SD、SF告警；
5)告警处理
●产生RDI-L告警。
●基于监测到的告警和收到的再生段和复用段告警，插入AIS-L到下游的开销和净负荷数据流中；
●处理来自STM-64主成帧器的复用段和再生段告警；
●处理来自主STM-64主成帧器的通道告警；(只在STM-256c方式时有)
●发送REI-L值到STM-64主成帧器(或发送侧处理电路)，用于远段误码指示的插入。
●发送RDI-L告警给STM-64主成帧器，用于远端故障缺陷指示的插入；
●发送RDI-P和REI-P值给STM-64主成帧器，用于远端故障缺陷指示的插入；(只在STM-256c方式时有)
6)STM-256c级联处理(此时STM-64成帧器必须工作在VC-64c方式下。)
●转换1路STM-256c到4路STM-64c-拷贝H1、H2和POH到所有4路STM-64c。
●B3的检测和累计，并产生SD-P、SF-P告警；
●检测LOPc-L和AISc-L告警，将该告警送STM-64主成帧器作相应处理。
●基于监测到的通道告警，插入AIS-P到H1、H2指针，并通过下游的STM-64成帧器插入AIS-P到通道开销(POH)和和净负荷(SPE)中；
7)SFI-4接口发送
完成SFI-4接口发送处理。(完成155Mbps的低速并行数据流到622Mbps数据流的转换并输出。)
线路发送方向各部分电路功能说明如下：
1)SFI-4接口接收
完成SFI-4接口接收处理。(完成输入的622Mbps数据流到155Mbps的低速并行数据流的转换。)
2)J0帧对齐
●完成来自STM-64成帧器的4路STM-64信号的J0字节位置的对齐；
3)4路STM-64信号J1字节位置的对齐
●采用FIFO缓冲器将前述4路STM-64信号的J1字节位置的对齐。
4)STM-256c级联处理
●解映射4路STM-64净负荷到1路STM-256中；
●STM-256c级联指针处理，第2到256路指针信号添加级联指示；
●拷贝主STM-64信号中的POH字节到VC4-256c的POH字节中；
●清除VC4-256c的其它3路POH字节。(变成固定塞入字节)；
●B3误码的计算与插入。
5)段开销处理
●从主STM-64数据流中映射复用段和再生开销字节到STM-256数据流中；
●根据告警检测情况，插入K1K2字节；(也可选择从主STM-64成帧器插入)
●AIS告警检测和插入；
●插入A1A2帧定位字节；
●插入RDI-L进M0、M1字节中；(也选择可从主STM-64成帧器插入)
●计算B1、B2字节和插入；
6)加扰码
●加扰STM-256数据流。
7)SFI-5接口发送
●完成低速信号到SFI-5接口的转换，将155Mbps的低速并行数据流转换成2.488Gbps高速数据流，产生符合SFI-5接口标准的信号输出。
实现上述功能的FPGA(或ASIC)芯片可根据设计的电路规模和所使用的I/O脚多少选用一片或两片实现。Xilinx公司的Virtex 4FX系列器件和Altera公司的Stratix II Gx系列器件均有相应器件可以选用。
图2为采用本发明实现STM-256成帧的光接口单元的应用示例。在图2中，采用了4路STM-64成帧器。当前有一些厂家能提供在一片集成电路芯片上集成两二路STM-64成帧器的芯片，选用2片即可。同时配合采用一片大容量高速FPGA芯片，实现4路STM-64信号到1路的STM-256信号的复接和1路的STM-256信号到4路STM-64信号的分接，以及实现STM-256的成帧处理、STM-256段开销的处理和帧定位信号的插入等功能。该FPGA电路实现的详细功能框图见前面图1说明。
Claims (11)
1、一种实现STM-256成帧器的方法，其特征在于采用4路STM-64成帧器和可编程门阵列FPGA或专用ASIC芯片实现STM-256成帧器，其中4路STM-64成帧器将来自背板的256路低速VC-4信号流复接到STM-64数据流上，以及将STM-64数据流分接到VC-4信号流，送往背板，所述4路STM-64成帧器共完成256个VC-4信号的复接和分接，产生4路STM-64数据流，所述4路STM-64成帧器共同承担STM-256净负荷信号的的处理、指针调整、通道开销直通、插入和终结处理的功能。
2、根据权利要求1所述的方法，其中所述4路STM-64成帧器第1路为主成帧器，另外3路为从成帧器，主成帧器完成STM-256的部分复用段和再生段开销的插入和终结处理功能。
3、根据权利要求2所述的方法，其特征在于可编程门阵列FPGA或专用ASIC芯片完成STM-256成帧器所要求的4路STM-64成帧器没有完成的其它功能。
4、根据权利要求3所述的方法，其中在可编程门阵列FPGA或专用ASIC芯片中，在线路发送方向，将来自STM-64成帧器的4路STM-64数据流的J0字节位置对齐后，复接到1路STM-256数据流中；在线路接收方向，将1路STM-256数据流解复用到4路STM-64数据流中；4路AUG-64数据流按照64个字节的块间插复用的方法复接成1路AUG-256数据流，反方向完成1路AUG-256到4路AUG-64的分接。
5、根据权利要求4所述的方法，其中在实现VC4-256c级联应用时，要求4路STM-64帧处理器工作在VC4-64c设置下，在可编程门阵列FPGA或专用ASIC芯片中，同时处理STM-256的段开销和通道开销：在线路接收方向，将STM-256的H1/H2指针、段开销和通道开销分别拷贝的4路STM-64数据流中；在线路发送方向，将4路STM-64数据流的J1字节位置对齐后，映射到STM-256数据流中，并将主STM-64成帧器的指针、段开销和通道开销拷贝到STM-256帧中，并且同时完成B3字节的计算和误码监视。
6、根据权利要求5所述的方法，其中在可编程门阵列FPGA或专用ASIC芯片中，在线路接收侧，检测STM-256数据流字节和帧同步，并产生OOF、LOF、LOS告警，也完成信号的解扰码；在线路发送侧，插入STM-256数据流帧同步字节A1A2，也进行STM-256数据流的加扰码。
7、根据权利要求6所述的方法，其中在可编程门阵列FPGA或专用ASIC芯片中，在线路接收侧，检测和累计STM-256数据流的B1、B2误码，并反馈到发送方向，插入REI-L信号；在线路发送侧，计算和插入B1、B2字节到STM-256段开销中，同时插入REI-L信号到M0、M1字节中。
8、根据权利要求7所述的方法，其中在可编程门阵列FPGA或专用ASIC芯片中，处理各种告警信号：根据检测的B1、B2误码和设置的误码门限，检测SD、SF告警；检测来自线路侧和系统侧的各种告警信号；检测来自4路STM-64成帧器的告警信号；将各方向告警信号汇聚后，再在相应方向数据流或开销字节中插入AIS-L指示，并通过线路发送方向或STM-64的线路发送插入相关告警指示到开销字节中，包括插入K1、K2字节到主STM-64成帧器中。
9、根据权利要求8所述的方法，其中在可编程门阵列FPGA或专用ASIC芯片中，在线路侧，完成光互连网论坛OIF标准的SFI-5接口功能：在接收方向，将2.488Gbps的高速接口信号转换成155Mbps的低速并行信号，并送往后面电路进行处理；在发送方向，将155Mbps的低速并行信号转换成2.488Gbps的高速接口信号，同时完成SFI-5接口要求的第17路SKEW和DESKEW信号的处理。
10、根据权利要求9所述的方法，其中在可编程门阵列FPGA或专用ASIC芯片中，在系统侧，完成光互连网论坛OIF标准的SFI-4接口功能：在接收方向，将622Mbps的高速接口信号转换成155Mbps的低速并行信号，并送往后面电路进行处理；在发送方向，将155Mbps的低速并行信号转换成622Mbps的高速接口信号输出。
11、根据权利要求3所述的方法，其特征是在可编程门阵列FPGA或专用ASIC芯片和主STM-64成帧器之间，设有告警和开销总线接口，处理告警信号的沟通和开销字节的抽取和插入。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110720 Termination date: 20201211 |